请教pll抖动或是相位噪声份仿真问题
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请问用HSPICE RF 的.phasenoise仿vco 或是pll 的相位噪声和抖动，和预计差别很大(数量级上的差别），是我设置没弄好还是怎么回事?（电路应该没问题照抄的）请教！
ctc_jitter= 3.560484e-016 (sec)
lt_jitter= 2.280489e-010 (sec)
per_jitter= 3.003261e-014 (sec)
rms_jitter= 1.612549e-010 (sec)
f0=2.2G
这是仿真结果，为周期到周期和别的相差这么大?
你这个测试之肯定是错的。
检查你的设置
ctc_jitter 这么小，
rms_jitter这么大，
感觉不太对吧！
分析如下：
long term jitter结果是最大值228ps是可以信赖，很正常，说明你的CP设计有问题，而且问题不小。在2.2G这个频率下，根本就是垃圾。
period jitter太小了，不正常，也不可能在fs量级，说明你的仿真方式不能完全反映per jitter.
电源用什么?regulator输出还是理想电源?
当然仿真准确性不好说了，关键是尽量缩小。
最好详细描述一下你的电路结构，我们一起来分析分析，好么?
hen hao de qwen ti
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