分数分频频率综合器设计
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题目:宽带接收机前端射频电路设计---分数分频频率综合器设计
要求:工艺：SMIC 0.18um CMOS;
供电电压1.8V
功耗： 50dBm;
相位噪声 －70dBc/Hz@100KHz
频率分辨率： 100Hz
稳定时间： 20us
输出频率：915MHz,1740MHz,1895MHz,1940MHz,1573.384MHz,1.558.792MHz, 2012MHz。
牛人们 帮我分析一下这个题目
如何下手 需要几部分 里面的VCO的频率大概是多少
我现只是收集了一些IEEE的论文
要求:工艺：SMIC 0.18um CMOS;
供电电压1.8V
功耗： 50dBm;
相位噪声 －70dBc/Hz@100KHz
频率分辨率： 100Hz
稳定时间： 20us
输出频率：915MHz,1740MHz,1895MHz,1940MHz,1573.384MHz,1.558.792MHz, 2012MHz。
牛人们 帮我分析一下这个题目
如何下手 需要几部分 里面的VCO的频率大概是多少
我现只是收集了一些IEEE的论文
稳定时间： 20us， 这个指标似乎没必要这样高
20us已经很长了。
看频率似乎是DVB用的，不是那种需要跳频通信的，对锁定时间的要求应该不是很高
找个中心频率使得其和各频率的数学期望最小，哈哈。我纯粹乱说。不懂射频。
进来学习一下！嘿嘿
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