tapeout出来clock输出无法拉低？
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测了一块师兄做的delta sigma ADC，SMIC 0.13um工艺，PAD电压为3V时，测得clock输出幅度为1.81V~3.25V, 内部电路的buffer已经加得很大，请大家指点一下除了驱动不够，还有哪些原因可能造成clock无法下拉呢?
chip level LVS 跑了没?
好像是有通路到1.8了?
LVS肯定是过了的，不过据师兄说由于后仿太慢，跑不动，就没进行。
输出不能拉低?
clk用的是smic的digital IO么?那不需加buffer，IO里面有driver
建议再仔细看tapeout的IO部分的电路和layout
看一下他附近底线电压对否?
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