Verilog AMS设计问题
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在config文件仿真最后AMS->run simulation设置好了后，开始仿真出现这个问题，请问这个怎么解决?
PS：现在的cadence中没有tm_CSMS...这个library，很久以前就删了，不知道这个是怎么出来的……
谢谢各位高手！
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