Verilog_A 与Cadence 什么关系
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请问Verilog_A 一般都是干什么用的?他是单独的一个软件还是在cadence里的一个控件?Cadence中如何用程序实现自动layout ? 请指教！谢谢！
VerilogA一般是进行模拟IC行为级建模的语言，是Cadence里的一个控件。
Cadence实现自动布局布线可以用Virtuoso XL，但是需要你有相关的工艺文件支持。
a=analog
kjhl kjkl jhiy
cadence can generate verilog a model
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