请教一个cadence后仿的问题
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我在做power的设计，其中包括了一个bandgap模块和一个OTA，前仿没有问题，版图绘制之后DRC、LVS验证也没有问题，但是后仿一直出错，放不出结果，错误是“POWER is being redefined” POWER就是我对应的整体电源电路的cell名称，请问这个错误怎么解决呢?
谢谢
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