用verilog A编写一个电压控制的可变电容

下面是capacitor的module.怎么改写就看你的了。
关于verilog a, 你应该
1)如果是用cadence，充分利用ahdlLib
2)可以在internet上找到很多的free code.
例如
Ken Kundert
http://www.designers-guide.org/VerilogAMS/
和下面的url.
稍微改写就可用了。
http://www.vhdl.org/verilog-ams/models/capacitor.va
// Capacitor
module cap(p,n);
inout p,n;
electrical p,n;
parameter real c=0 from [0:inf);
analog
    I(p,n) <+ ddt(c*V(p,n));
endmodule

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