PLL分频问题！急！急待各位牛大们帮助
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最近在做一个PLL，中心频率是1.5G，现在遇到的最大问题是反馈环路中N分频器的设计。由于频率太高，常规的1～511次计数分频器无法工作，希望各位牛大能指点一二。
说详细一些吧。lz的输入信号频率是多少?如果是4MHz左右，那么也只需要375分频啊。
1# Accee
我以前是前面几级分频用TSPD或者Latch-Based的触发器，标准D触发器频率跟不上，除非把管子改小
TSPD不建议用来做大规模生产
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