请教PLL DC skew问题
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因为PLL CP结构问题，导致锁定后 UP，DN信号脉宽有80ps的差异，有些文章称之为DC SKEW，并讨论了消除的方法。如果80ps的差异不变，请教高手DC SKEW会不会引入jitter?
我理解此想象为CP mismatch,会引入reference spur。虽然仿真得到80ps是固定不变的，因此锁定后vcont也无变化。但是实际工作中不可能这么理想，|UP-DN|的变化会引起vcont的变化，引入reference spur，不知道理解的对不对，望高手指点。
我理解此想象为CP mismatch,会引入reference spur。虽然仿真得到80ps是固定不变的，因此锁定后vcont也无变化。但是实际工作中不可能这么理想，|UP-DN|的变化会引起vcont的变化，引入reference spur，不知道理解的对不对，望高手指点。
是不是问的问题太easy?有熟手也来看看啊，谈谈自己的经验！拜谢了！
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会吧，多大需要根据你的环路滤波器电容，还有CP电流，还有Kvco而定。
同时减小CP电流，或者减小环路带宽，还有减小Kvco都可以减小这种影响。
但是CP电流是不能太小的，而环路带宽太小芯片面积就会很大，所以最直观的方法是降低Kvco，可是降低Kvco会引起控制范围变窄，所以可以采用分段控制VCO来实现降低Kvco。
谢谢指教！
路過ing
高手！
申明：网友回复良莠不齐，仅供参考。如需专业解答，请学习本站推出的微波射频专业培训课程。
