关于 JK flip flop 的稳定性
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用2inputs NAND gate 和 inverter 组成的JK 主从触发器
inverter 和 nand gate 中的pmos width 8um length 3um NMOS 6um 3 um
Q1 为什么做出来的结果不准确，这是由什么造成的
Q2 要怎样设置J K CLK ，rise time 和fall time 要设成多少才能保证电路的稳定
Q3 Q 和 Q~的初始值是由谁决定的。（vdd 5v）
help！
自己顶一下
luo guo...
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