为什么电源电压越高，输出电压越低？

设计了一个LDO，看到一个非常奇怪的现象，
电源电压2.5时，输出电压1.6544，FB电压0.549V
电源电压5V时，输出电压反而是1.6423V，FB电压0.552V，
负载电阻一样，
这个现象很很奇怪，
通常情况下，电源电压越高，基准越高，反馈电压越高，输出电压越高。
但是流片的结果太匪夷所思了

“通常情况下，电源电压越高，基准越高，反馈电压越高，输出电压越高” 这个结论是怎么来的?

通常情况都是这样，输出对电源有一定的增益。

我的电路仿真也是这样的

你的reference 电压怎么样了?

PSRR 不太好

貌似reference没怎么动，运放增益随Vdd升而下降了

2# bettersilicon
应该是你的PSRR没有设计好，再说LDO设计需要的是低压工作，输入输出之间的压差越低，得到的效率越高。5V的电源电源电压是很高的，你应该把2.5V的电压和1.8V的比较。

第一，看看你的基准是否工作正常?不应该随电源变化而变化的；
第二，看看你的输出级的OP的PSRR，是不是增益不够导致输出误差?
第三，看看你输出MOS管的工作区。
感觉是设计的问题。

万用表测量误差吧

小编不发的简略电路图谁能知道 有流片机会让人羡慕

基准应该是正常工作的。
因为测量基准电压和仿真差不太多，
芯片的静态电流也是。
问题应该还是出在基准，
因为引出了一个脚，接BYPASS电容，
可以直接测量基准电压，当电压升高时，基准确实下降

两个芯片都是这样，不太可能是万用表的测量误差

个人拙见：
你的带隙结构是不是电流分流型的，即bipolar与其中两个电阻是并联的?这种结构容易使PMOS电流镜的vds压降过大，从而降低了ron，导致带隙输出电压下降。你在测试一下如果电源电压大到6V是不是下降的更严重?

check your LV Bandgap output voltage

不看电路怎么知道阿，

不理解

遇到过类似情况，电压太高时，bandgap和LDO里的两个放大器增益都有可能变小
具体看仿真结果

仿真时，电压升高，基准和输出电压都升高的
和流片后测试结果相反

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