关于带隙实测的偏差

1# mekenny
偏差主要来自电流镜或者运放的失调。

帮顶，VREF=VBE + Vt * lnn * (R1+R2)/R1 ,  后一项是用三极管和电阻的相对匹配特性算出来的，前一项主要是
利用三极管的绝对特性，我认为这个偏差来源于前者。因为在工艺里相对精度比绝对精度高得多。
例如一个电阻的绝对误差是 ±10% , 但相对匹配精度可能只有±1% ， 相差10倍啊，个人浅见已。

运放的失调应该也影响很大的，VREF=VBE +（ Vt * lnn－Vos） * (R1+R2)/R1。失调项几mv，乘以电阻比例系数(R1+R2)/R1，也有可能产生几十mv的偏差。我不知道PNP的Vbe随corner的波动有多大?

我把30多mV的偏差理解成为测试分布中心值与仿真结果的偏差了。
这个1.964V到底是测试分布的中心值，还是单个芯片的值 , 后者的话，没法猜啊

是单个芯片的，我没有统计测试分布的中心值

施主，如果只是一个芯片的值的话，以上的各种情况那都有可能，
建议MPW实验流片的话多留几个pad for test，少却了很多以后盲目猜测的麻烦。

30mV/2V=1.5%，英雄这很小了，你模拟一下Corner就能出来这么大的偏差吧?在这种误差下，没啥因素是起主导作用的。除非你向楼上所说的，多加一些Test Pad，这样也算是能多些信息。

运放的失调对带隙的偏差影响比较大。请问，如果带隙打算做电阻trimming，还需不需要采取一下手段消除运放的失调，例如斩波。

赞，运放失调影响很大，可以通过chop来减小运放失调，通过Trimming来调整输出值

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