关于高速应用中时钟分布的问题
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例如对于一个时钟频率在GHz的开关阵列提供控制时钟，考虑到逻辑匹配和延迟驱动等因素，在不做特别优化的情况下，倒相器链大概有10级左右。由于没有具体经验，各位觉得这么多的倒相器级联，会不会有问题。
你是在DAC中遇到的问题吧?
只要你觉得延迟能容忍，那没什么问题。
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