pll的失锁
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对于CPPLL，除了相位裕度，，还有没有其他因素会使PLL失锁（输出频率在VCO的调谐范围之内）?
参考时钟,分频器等都会让pll失锁
能具体说一下吗?
如果保证参考时钟大于10倍带宽，分频器延时远小于环路带宽的倒数呢? 还会可能使PLL失锁吗?
Possible causes:
1, PLL hold-in range (except CPPLL).
2, Too small prescaler input from VCO
3, Prescaler/divider timing (especially for swallow counter)
4, VCO cover range
5, CPPFD Dead Zone
感觉divider一块容易不用心，反而会出问题
收藏，学习学习
学习了
5# mmic1978
一般divider需要关注的是工作频率范围，输入幅度，功能。还有那些需要注意的呢?
是不是和开环传递函数有关?也就是说PLL不够稳定
这是一个很好的讨论题目,怎么没有人继续讨论.
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