0.18um的衬底

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请教各位工艺的大侠，现在0.18um的CMOS工艺是否基本上都采取重掺杂衬底+轻掺杂的外延+倒掺杂的双井呢。如果是这种模式，请问外延的目的主要是什么，为什么不直接使用低掺杂衬底呢?如果下面是重掺杂衬底的话，两个不同P阱的NMOS的衬底电阻是不是相当于外延电阻与重掺杂电阻的并联呢，如果有电荷流通，是从外延表面走呢，还是会垂直到重掺杂衬底，再到另外一边?
我看GSMC的一个0.18um工艺中，衬底电阻率是8~12 欧姆.厘米，然后是倒掺杂双井。
不知道这个衬底电阻率实际上是不是指的是外延的电阻率呢，还是没有外延，直接就是衬底为低掺杂衬底?
这主要用于数模混合隔离上的考虑。如果有熟悉GSMC 工艺的高手麻烦指点一二。