请教PFD中的delay时间怎么确定
录入：edatop.com 阅读：
frequency synthesizer中应用的PFD为了消除deadzone要加入一定的delay，请问这个delay时间怎么定,谢谢
延迟太大了，就会miss掉PFD输入端的脉冲信号，造成错误；延迟太小了，在非锁定情况下电流甭对环路的纠错能力下降，因为对滤波器的电容充放电时间很小了，也就是说环路增益不够。
一般的delay是1ns就OK了
但是如果你的PFD比较快而且Process比较先进的话500ps也可以。
我最小的时候TSMC90G的工艺用到了200ps。这个基本上到了极限了
学习 我也是pll的初学者 哈哈
谢谢，我的reference是24MHz， 请问这个1ns是怎么得来啊?
一般 1NS 看结构了 整数和小数分频不一样
学习中
一般取信号上升到终值一半的时的时间点
又名 Elmore延时
有些论文取的是 上升到终值10%-90%的时间。两者差别不是特别大。
受教了
申明：网友回复良莠不齐，仅供参考。如需专业解答，请学习本站推出的微波射频专业培训课程。
上一篇：这个TL431电路的设计意图是什么！？
下一篇：请教 关于相位裕度的仿真问题
