設計PLL遇到的問題

1,很可能失锁了，而且这个还不是环路失锁，
你有在环路外面加其他的circuit的吗，比如lock detector， start uo circuit.或者VCO gain  changed block，

你把对应的Up/Dn 以及Icn/Icp 画出来，我估计就知道那里有问题了。

我點只有show出 QA QB而以  也就是PFD輸出的兩個點不過跟UP DOWN只差180度

你把图片贴出来啊，其实PLL出问题的话，很容易从Vctr上看出来的，
1，如果有很大ripple的话，可能是PM的问题，
2，如果毛刺很多，你就查查cp的问题，如果在Input Fref上有大的毛刺就查查PFD的，问题。
3，另外记得VCO range最好宽一些。
4，如果是环路外的问题，比如 LKDT,Start Up circuit，bandgap等其他的东西混合以后就需要更加仔细。

并没有看到到图啊

phase marigin is not enough

另外兩個點是PFD輸出的QA以及QB的部分
http://img44.imageshack.us/img44/2016/aaaapi.jpg
http://img39.imageshack.us/img39/923/aaaaqma.jpg

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