Help: Low quiescent Current LDO design

Hi
蔡鸟设计ldo， 有个问题请教。
采用的常规的结构，pmos作为PASS DEVICE，片外的电容，esr提供补偿，200mA负载。
为了得到较低的静态工作电流，想把整个电流控制在50uA以内。
但在设计pmos的PASSdevice时候，出现问题。
由于要驱动大电流，故该pmos的passdevice的size很大。在大电流的情况下，没有问题，
该pmos的passdevice工作在饱和区。
但在小电流情况下，由于静态电流很小，使得其Vgs<Vth, 该passdevice进入cut off了。工作就
不正常了。
所以，想请教怎么处理这个问题?把管子size减小?（但驱动不够；），把passdevice支路的静态电流加大，但不太符合要求。
有什么建议吗?万分感谢！
另外，在大电流情况下，passdevice是否一定要在饱和区?线性区会不会有问题?psrr?
再次感谢！

要明确最轻负载，应该没有哪个ldo能带动pA级到mA级的负载，空载时power pmos也应该cutoff；
另外不管负载多重，power pmos必须在饱和区的，否则就会存在你说的问题的。
另外，就重不就轻，给重负载留足裕量，比方极限情况w/l=1000:1, 建议实际为1500：1，
以上希望能帮上忙

thanks jianjing526.
对于空载时候，如果power pmos cutoff，会不会影响动态特性呢?
该怎么理解这时候的性能要求?
只要保证pm就可以了吗?

动态特性具体指的是负载抖动对输出的影响吗? 做个负载阶跃看看输出就知道了。理想情况下负载从空载阶跃到满载，输出应该是无过冲建立，当然power pmos在空载时和你设计中一样cutoff了。
你指的空载有接feedback resistors吗?阻值多大? 按理说空载时不应该cutoff的哦

仿真器的问题，实际是subthreshold  region

我所谓的空载是负载电流为0时候，整个ldo环路还是存在的。
由于这个时候pmos power mosfet的电流很小，故vgs往往会
小于vth，因此该mosfet会进入cutoff, 或者subthreshold  region。
这样是正常的吗?是否会有问题?空载时候的性能要求是什么?只要保证稳定性就可以了吗?
谢谢jianjing526 magicdog 的回答

都已经是空载状态了，PSRR之类的你就可以不用担心那么多了吧。
有一种LDO结构是根据负载电流确定静态电流的，叫做电流型的LDO，其实就是把负载电流的一部分反馈镜像到环路中来，不知你见过没有，这种结构是用来针对比较大范围的负载情况的。

没有单独对空载的要求的，如果说有的话，那就只有输出的电压是你设定的输出电压了。LDO的指标都是对整个电路在一定工作范围内的要求来说的，比如说load regulation, 那是表明你的LDO在你负载变化的情况下，你的输出所受的影响的。
另外，我是不同意LDO的power PMOS必需工作在饱和区的，因为这需要浪费很大的面积，一般情况下，power PMOS 都是工作在线性区的。
再之外，小编书看的太少了，不是说不可以问问题，但是其实你只要认真的把书看一下，你的很多问题就可以解决了。你是不可能不认真的看下书就能开始做一个电路的。

hdqkwr 强人阿，怎么能知道人家看书比较少呢?

谢谢hdqkwr指点，关于ldo是没有好好看，在看。
所以从大家的观点看，对于空载，只需要稳定就可以了，应该是这样吧。
具体的设计，主要在一定的负载电流情况下的稳定性，带宽，增益等等了。
还有什么设计的实际经验，可以分享的阿，小弟谢谢了

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