求助，BGR测试结果分布比较散

各位好。
最近新工艺流片的结果BGR分布从1.0到1.4正态分布，spec值是1.2V。
这个电路结构在别的工艺中已经验证多次，分布最差也是1.1到1.3正太分布。
请高手分析一下，如何着手去寻找原因，到底是工艺的问题还是电路设计的问题?
如何改进?
多谢。

layout有没有变?
测测温度系数?
看看能不能找到os的来源。

2# steve_guo_1997
谢谢回复。
layout有所改变。测温度系数的原因是什么，能否详细一点?

应该是温漂吧，一般工业的-40~85，多取些点，看看是多少ppm?

不知道你的结构，
我只是猜测如果有运放的话，看看是不是运放的os造成的。
因为这个的os贡献往往比较大。
不知道你的电路有没有trimming，也不知道你的运放的bias怎么做的。
你可以用trimming试试能不能得到运放大致的os。
比如用trimming将温度曲线的顶点调到某个温度下。看看不同片子顶点的分布。
因为运放的os用trim是弄不掉的。假设你trim的target是得到较好的温度系数。

都是在25度下测试的。还没进行温度扫描

电路结构是带自偏置的运放。现在的问题是分布比较散的问题，要是偏高或偏低就容易分析了。
另外电路中没带trimming电路，不明白的是用trimming怎么能够得到os值?

那只能说你片子的离散性不是太好！
楼猪用得是什么工艺?

如果没有trimming的话，只是测25的分布，那么很多因素都贡献到了你的最终输出去了，电阻失调，电阻绝对值变化，三极管绝对值变化......这样我觉得可能无法分析清楚。
我相信你对bgr的公式一定很了解，看看公式，应该会有很多方向。

占个座看看

BGR输出全部偏高或偏低就比较容易分析了，现在正态分布的中心值还是1.2.

建议把基准的大致结构传上来看看

输出失调＝工艺＋结构＋电路参数设计
我们做的VBG输出分布在70mv以内（＋-35mv)
把OP面积做大就好多了

假设匹配做得比较好,而温漂trim得比较低的话，运放的os会直接叠加在VT×lnn 上于是就有这个关系 OS*(R1+R2)/R1=△V , 反过来一算就知道OS了。
假设运放的OS是±10mV ,  (R1+R2)/R1=10的话，那VREF的变化就是±0.1V。
小编能否把运放第一级的CMOS管子尺寸，和R2/R1的值相告?

14# guang3000
多谢回复。
是的。相比较res,bjt的mismatch,Vos对输出的影响更大，因为Vos还乘了R2/R1这个系数。我这里Pmos的输入管尺寸是5um/1um, R2/R1=9。
现在的分析结果是1um的length太小了，把一个PMOSW/L改成 5um/0.95um进行模拟，得到输出值为1.38V。
但是工艺线上的人说工艺不可能偏差到这种程度，最多只有十几个nm的偏差，在这种情况下模拟输出为1.24V左右。
现在正在测amp输入两端的电压值，直接得到offset电压。同时测PMOS管的length变化量。

这个尺寸的输入管确实太小了。你这样仿真只代表了mos beta的失调，你还得加入vth的失调。
另外考虑一下op的结构，若是folded，那可能输入管并不一定是最大os的贡献部分。

16# steve_guo_1997
你好。应该怎样去考虑amp的失调，为什么说folded cascode结构输入管对失调不是最大的贡献?
要把失调最小化，是不是只有把管子尺寸做大点，更匹配点?

1.在一些design rule 中，关于mosfet，会给出两个指标delta_beta/beta，delta_vth的正态分布。依次你可以计算出一对mosfet中的电流失调。
2.对于一个folded-cascode结构，存在三对mosfet会对os起作用。类似于对于这种结构的噪声分析。
3.用于将电流折叠回去的那对管子上电流会大于另外两对管子，假设三对管子的vdsat相近，那么这对管子上的gm会最大，当计算input ref. noise时，它的贡献就最大。

When you change process, the matching of the devices could get worse and so could the variance of your bandgap output. For higher delta_beta/beta and/or higher delta_vth, you will have to increase your mosfet device sizes to reduce offsets. The first order result of the offset voltage of each transistor is about (Vgs-Vth)/2*(delta_beta/beta)-delta_Vth, and you could refer the contribution of each transistor back to the opamp input to get the opamp offset. Therefore, you could decide the minimum devices size required.

By the way, not only the R2/R1 ratio matters, the mismatch of these two resistors could contribute large variance in bandgap output. For the same R2 and R1, the minimum area of R2 and R1 also needs to be determined based on the mismatch parameter of resistors.

Hi  lakeoffire
感谢回复
我不明白的一些地方
1. 怎么得到delta beta和delta Vth值?输出netlist没有这两项，是工艺上的参数吗?
2. 这个Vos的表达式怎么推出来的，有参考资料吗?减小Vgs-Vth会使输入管进亚阈区，这样来减小Vos是否可行?
3. 我这里的unit resistor 是 9um/1um，这个面积应该不小了吧?

还有三个电阻在版图上如何匹配最理想。R1=R2.R1/R0=9.

感觉这个bgr设计参数上确有商榷的地方。
失调参数在design rule上会给出，不过不是每个process都提供的。

考虑下流过diode的电流,如果采用1:8,流过的电流是0.4uA
对于8个diode来说每个diode只有0.05uA的电流
在这个电流下还满足所谓的指数定理吗?
如果你的工艺很稳定 pdk很准确 确实可以一定程度依赖simulation
如果工艺不是很ok 有些情况simulation是不够的

1. Some design rules provide mismatch parameters for two devices in term of (delta_beta/beta), detal_vth, (delta_R/R).
2. Typically, offset voltage could be treated like noise. For each transistor, you could derive delta_Id in term of delta_beta/beta and delta_Vth (referred to Razavi's book). Like noise analysis, the Vos could be calculated as delta_Id divided by the input gm. In this way, you know the variance of Vos in terms of variance of (delta_beta/beta) and delta_vth, which in turn are functions of the area of transistors. As you said, you could not reduce (Vgs-Vth) too much, and you will end up with increase device size.
3. Similarly, the bandgap voltage variance is a function of the variance of (delta_R/R), which again could be reduced by increase the area of R. What I meant is that resistors with W/L and 4W/4L will have the same value, but the latter will provide much better matching and hence smaller contribution to bandgap output voltage variance.

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