10-bit 50Msps pipeline ADC精度问题
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刚搭建好一个9级流水线ADC，前仿真发现输出数字信号失码。原来的两相时钟间隔为200ps，采样电容为0.3pf。现在把时钟间隔改为700ps，采样电容改为0.5pf，各级残差输出变好一些，最后一级残差还是存在偏差，ADC失码。运放增益110db、650meg、67deg，时钟50mhz。请各位有经验的同行，指导一下改进的方向。
路过 ... ...，期待高手解答
不知道信号摆幅多少?采样电容似乎有点小。采样运放的总负载多大?而且实际上仅靠这样的描述想要找问题所在是很困难的。
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