关于流水线ADC的时钟驱动问题

各位大侠好，做了一个12bit,100msps是流水线ADC，在电路前仿的时候发现性能还是很好的，SNR可以达到快70DB，画好版图后进行后仿，发现时钟的驱动能力不足。我的ADC时钟是这样设计的：由于每一级都需要三相时钟，而且前后级间的时钟有一些延迟，所以我设计了一个两项不交叠时钟产生电路，通过加时钟树、反相器延迟对各级（总共11级）电路进行时钟驱动。这样做在pre-simulation时并没有问题，各级能保持较好的同步。可是做后仿的时候，发现各级的时钟驱动信号类似于正弦波与脉冲波的合成，就是不完美的那种时钟形状，当然电路连功能的没有。
    我怀疑是只有一个时钟产生电路，因而对各级驱动时，驱动能力不足的问题，于是我又重新设计了一个ADC版本，把时钟产生电路嵌入到各级中，因此每级电路内部都有自己的时钟产生电路，然后再外面做了一些时钟同步的电路来激励各级时钟，这个版本在pre-simulation时也是没有什么问题，可是做post-simulaiton是又出现了根上面一样的问题。真烦。
   请教各位大侠，你们做流水线ADC时，各级的时钟你们是怎么处理的?后仿是不是也会出现这样的问题?
希望高手帮忙解答一下，赶流片，不然就毕业不了了。哈哈

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