求教：pipelineADC中的非交叠时钟相关
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目前在设计一个pipelineadc，其中要设计一个两相非交叠时钟，关于这个时钟的具体要求比较模糊，
因为本身对采样保持电路的模拟都是直接加一个时钟，设定其period，pulsewidth等参数产生的，tr等参数也取了确定值，
而这些值的确定是比较随意的，所以现在用时钟产生电路来产生，对其性能要求非常不明确，尤其其非交叠时间间隔之类的参数，
如何设计会使时钟满足采样保持的要求，有设计过的达人请不吝赐教，谢谢！
电路结构一般就是采样logic形式，是最conventional的形式
因为本身对采样保持电路的模拟都是直接加一个时钟，设定其period，pulsewidth等参数产生的，tr等参数也取了确定值，
而这些值的确定是比较随意的，所以现在用时钟产生电路来产生，对其性能要求非常不明确，尤其其非交叠时间间隔之类的参数，
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电路结构一般就是采样logic形式，是最conventional的形式
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