关于全差分运放的问题
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我设计了一个用于每级1.5位的流水线adc的全差分运放，采用的是折叠共源共栅结构，开关电容共模反馈，但是，实际遇到了一些问题：
我的设计指标是15M的采样率，但是，实际的采样率只有2M，而开环采用理想的cmfb仿真，dc增益80dB，GBW=102M；很奇怪，不知道是为什么。
另外，在采样阶段，对2个输出进行复位时（通过CMOS开关复位），期望的复位电平是900mV，而实际，第一个时钟周期，复位值为500mV左右，且逐渐增加，到第六个时钟周期，才达到890mV左右。然而，采样阶段对采样电容与反馈电容的上极板进行复位，却能够精确的达到900mV，所以，开关应该是没有问题的。但是为什么呢?
期望大牛恢复
我的设计指标是15M的采样率，但是，实际的采样率只有2M，而开环采用理想的cmfb仿真，dc增益80dB，GBW=102M；很奇怪，不知道是为什么。
另外，在采样阶段，对2个输出进行复位时（通过CMOS开关复位），期望的复位电平是900mV，而实际，第一个时钟周期，复位值为500mV左右，且逐渐增加，到第六个时钟周期，才达到890mV左右。然而，采样阶段对采样电容与反馈电容的上极板进行复位，却能够精确的达到900mV，所以，开关应该是没有问题的。但是为什么呢?
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