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一文看懂3D晶体管
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随着半导体制程工艺的发展，硅晶体管的局限逐渐被显现出来，为了摩尔定律继续生效，业界推出了3D晶体管的的定义，而谈到3D晶体管，就不能不谈Intel的Tri-Gate晶体管和台积电的FinFET制程。我们来深入了解一下吧。
让硅半导体导电
硅半导体的特性就是它不导电，读者们一定要问如果它不导电那我们的芯片难不成是米糕做的？答对了，就是米糕！
水电工前辈们知道硅结晶呈现了很稳定的四价键结构，所以晶体之中没有什么自由电子活动空间，如果没有外力填充电子进去或者填充电洞进去是没什么机会导电的。所以就在硅结晶中加入了少量的五价或三价原子杂质进去，大概都不超过万分之一，让硅结晶像米糕一样乱一些，这样一来就可以导电了！
其中加入三价杂质的硅结晶会产生出一些可以容纳正电荷的空间，我们称之为电洞，加入五价的则会产生多余的电子出来可以自由漂移。仔细观察可以发现，电子飘移的速度会比电洞快很多，这是因为电洞并不是真的正电荷在移动，而是靠负电荷在推挤移动时产生的相对移动现象。
P、N组成二极体
好不容易让硅导电之后，水电工们把填入三价杂质的P型半导体和加入五价杂质的N型半导体连起来发现，它又不导电了！超营养大鸡排 呃，不对，当电流换一个方向由P流至N时它其实是会导电的，这就是大家熟知的二极体。
二极体能单向导电，主要还是因为电流从P型半导体流往N型半导体时，可以轻易地跨过介面电场（因为电场方向和电流方向相同），而反向时则会和这个由材料差异引起的介面能阶差互相对冲以致无法流过去。不过当电压大于能阶差的时候还是会打穿的，基纳二极体就是利用这个效应工作的整压二极体。
▲P型半导体的结构示意
▲N型半导体的结构示意
三极晶体管的由来
三极晶体管的设计目的，就是希望利用二极体的特性，建构一个可以由人为方式控制导通／不导通的控制器。所以任何一种三极晶体管都是由一个控制极，一个输入极，一个输出极组成。当我们希望它导通时就在控制极输入某个电压，形成通道，然后电流就能由输入极流到输出极去，这个输出极可能又会连到另一个晶体管，变成控制讯号，这样一连串的连结就构成了可以用布林代数（一种二元运算的偏序集合）控制结果的数字控制器。
▲顺向偏压
▲逆向偏压
当然各位熟知常用在音响线路上的放大器也是一种三极体的应用，当通道在半形成状态时晶体管就会开始输出了，而此时控制极的电压稍稍拉高，输出就会约略线性加大，反之亦然。所以我们可以只检测到很小的讯号送到控制极，却在输出端复制出一个长相很类似输入讯号、但是力量却大了百倍不只的讯号，这就是放大器。
▲三极晶体管的基本构想
介面电场
当2种物质被人类结合在一起时，由于两者之间原子和电子分布情况不同，会在介接面产生一个电场，这个电场就叫介面电场，而电场的大小就叫介面能阶差。不只半导体有这个介面电场，就连良导体也会有这种现象，只是良导体的介面电场很小，不过对于高频讯号而言仍然会造成障碍，好比超过10GHz电波用的天线材料或导线及接头等都是要特别制作的。
重要课题：通道的形成
按照不同的晶体管结构，就会有不同的通道形成方式，我们来看看早期最有力、速度最快的BJT晶体管和现在最常用的MOSFET晶体管有什么不同。
BJT晶体管通道
BJT的构成很简单，就是把2个P型半导体夹住1个N型半导体变成三明治。当然，也有用2个N型半导体夹住1个P型的。现在就看看NPN型的BJT如何运作。
一般而言我们把BJT的输入极称为集极，控制极称为基极，而输出极就称之为射极。由于射极要提供大量电子扩散所以杂质浓度会比较高，而基极则因为希望电流快速通过所以做得很薄。
当我们由控制极输入足够的电子时，原本的P型半导体就因为充满了大量电子而慢慢把我们原本人工置入的电洞中和掉了，当然就慢慢「转性」变成N型半导体的性质。此时对于从集极加入的电压／电流来看，就会发现当P型半导体转性后，NP介面的能阶差就慢慢消失因而形成通道，而电流就会由集极一路冲向射极而发射出来，这就是通道形成的过程。
由于需要真枪实弹把电子灌进去，所以BJT的通道形成比较费力，但是通道导通的面积大所以可以流过的电流也很大，很适合高出力的工作。但是我们灌入P型半导体的电子可不会乖乖停在那里不动，它们会随着由射极出发的电子流一路冲往集极去！就像马桶把卫生纸冲掉那样（高中物理告诉我们，电流方向就是电子流方向的反方向）。
▲NPN型BJT导通情况
所以控制讯号电流不够强，是推不动BJT晶体管的。这现今芯片当中是一项很讨人厌的特性，因为它表示就算我们没什么动作，为了维持晶体管某一种状态，我们还是必需花掉大量电流！这样不但吃电很凶，还会让芯片热到可以拿来煎蛋。不过BJT的好处是整颗P型半导体都会变成通道，所以通道很宽大，推动力也就很大。
JFET
JFET 是一种类似三明治的场效应晶体管，它在接面处没有使用氧化物隔开闸极，音响迷一定不陌生， JFET的推动力大，线性高对高频反应又不良，是非常良好的音响用放大器材料。读者若想看到实体物品，走一趟发烧音响材料行一定可以看到一大堆。
MOSFET晶体管通道
而MOS就非常小家子气了，在早期或者是大功率的JFET，是由2个N型半导体夹住P型半导体，（或者2个P型夹住N型），但是电流通过的方向和通道形成方向则和BJT呈九十度。而在半导体中的MOS就如下图所示，在FET元件当中，由闸极来的电压对晶体中间部位造成静电力，静电力则吸引了正或负电荷靠近闸极，造成晶体中央部位靠近闸极的那薄薄一层半导体产生「转性」，因此形成了通道。
所以这个通道绝对不像BJT那样是大水管1条，而是1片薄薄的导电层而已，因此以前的水电工们对MOSFET重要课题是很头痛的，若是你在30年前提到MOS这种推动力不足的东西可以跑到1GHz，科学家和水电工们肯定要笑你痴人说梦的。
不过FET也有一个绝大的好处，就是我们在闸极加上控制电压时，理论上不需要流出任何电荷到晶体心，所以控制电流理论上接近于零（实际上当然不可能，会有一堆漏电流产生），所以在芯片晶体数暴增的今天，是个很好用的技术。
▲MOS半导体导通示意图
夹止
请参考MOS通道形成图，通道由于来自源极和汲极的电压差吸引，并不会变成平行于闸极的完整平面，而是一端宽一端窄的情况，当变窄的那部分小到会阻碍电流的地步时就称为夹止。
MOSMOS
只是MOSFET 的简称，没什么意义，大家常常都喜欢叫小名，因为比较好叫，通常我们讨论晶体管提到MOS是没什么问题的。但是如果要讲到午餐吃什么也用MOS 的话，应该是指卖汉堡的。
薄薄的一层，问题却很大
回到近5年来的现况，这薄薄一层的MOS导电通道推动力不大，为了仍要达到高频、省电、低热量、减少面积等等目的，半导体厂内的水电工们可是伤透了脑筋。还好在近来电子显微镜以及各类测量技术越来越进步，我们也渐渐了解到MOS通道形成有什么限制，又有什么副作用等等问题。尤其在现今半导体制程已经缩小到了30nm以下的境界，有许多问题是不断发生的，也因此开发新材料或新型结构的晶体管就成了各家厂商努力的目标。
难题1：漏电流
理想的MOS晶体管除了少许拉动闸极电容的电流以及送往下一级的推动电流外，是不该有任何额外电流的，凡是超出这个范畴的电流都算漏电流。漏电流对于强调高速省电的现代产品是个大伤害。而且就微观的情况来看，其实晶体管内部有许多效应会导致漏电流，漏电流的流向也不固定，有从闸极漏走的，有从源极漏走的，而有些漏电流只有在导通时产生，有些则无论何时都在漏。尤其当晶体管愈做愈小，这些现象就会愈明显，用30nm以下的晶体管想要完全控制好电流方向而不漏出，简直就像用竹篮子装沙而不外漏一般地困难！
难题2：推动力不足
短通道效应和漏电流在某些层面是相关的，其中短通道效应主要是因为形成通道的条件太超过，造成夹止后可导电的面积变小，反而造成一种导通不良。原本我们希望加在闸极的电压愈大，能导通的输出电流就快速增大，没想到反而卡住没什么变动，这对晶体性能是很糟糕的事。如果不处理的话对于时脉上限是会有很大的影响。（好吧，至少对于喜欢加压超频的宅男有影响）
当闸极长度仅有30nm以下，短通道效应相当容易发生，和以往40奈米以上的情况有很大的不同，所以也成了一大难题。
难题3：面积问题
我们平常说的30nm制程，一般是指闸极的长度等于30nm，而当推动力不足时就要增加晶体管的宽度，那如果把闸极的长度由60nm减少成30nm，但是宽度却非得由100nm大增至300nm时，所占的面积不就更大了吗？那真的一切都白搞了，所以面积和推动力问题都是要处理的。
难题4省：电性和性能问题
由于寄生电容的影响，晶体管就算没有漏电流也会在运作过程中吃掉能量，好比闸极的电压在拉升或拉降时就会吃掉电流，吃愈多愈不好推，也造成开关速度变慢。
闸极、源极
三极管的原理就是闸极的电压只要稍稍变大，输出端（源极）就会有很大的增加，而闸极只要没有输入，输出端也应该马上停止输出。
平面型MOS晶体管的通道问题
上图是最近比较常用的MOS元件结构，我们可以发现和之前列出来的简图有不少差异，事实上增加的部份都是为了避免通道产生速度过慢、短通道效应、性能不良等等问题而来。但是这些解法也会带来副作用，互相牵制以致没有一个完美的解决方案。（不然大家赶着变成3D干嘛？）
影响推动力的最主要因素还是来自于短通道效应，特别是本身就已经够短的30nm闸极通道更容易发生。为了解决短通道效应，有人会预先在通道形成的部位加入杂质，使得原本的NP接面导通电压下降。其原理就是让P型半导体不要这么偏向P型，有点接近N型，但是这样一来也造成了通道切断时很可能会有漏电流，因为介面的能障变小，而且加入杂质会创造许多自由电子和电洞成对出现的机会。
关不掉的晶体管
在没有外部电场的情况下，这成对的电子和电洞因静电力平衡会再度中和掉对方而消失；但是当有外部电场（源极有电压的时候）时，这些随机产生的电子就会变成额外的导电品，使得晶体管永远关不起来。原本我们希望闸极在拉高电位一到饱和态后，晶体管就可以把源极的输出降到零，现在办不到了？这就叫做关闭态的漏电流。就算我们不加入杂质让能障变小，当闸极电压小于汲极电压太多时，这个能障一样会变小，在30nm以下的晶体管中产生漏电流的比例就会远高于过去90nm或120nm的晶体管了。
闸极太短的漏电流
在上图中，我们又看到了另一种漏电流的产生原因，当我们的电场施加于3个极时，我们可以看到因静电力之故，某些区域的电子、电洞都飘往源极以及汲极，并且闸极为了形成通道也会吸取中间部位大多的电子、电洞聚集到通道，这些被吸走电洞、电子的区域形成了空乏区，这空乏区没什么能障，原本也没什么作用，但是若是闸极通道很短就好玩了。
我们看到图中的汲极到源极之间除了通道外全部被空乏区连起来了，任何不小心落入这空乏区的电荷都会被来自汲极的电场用力一推，就往源极跑出去了！（额外不受控制的电流输出，又是一个漏电的来源）
推动力不足也可能是因为形成通道的电荷量就是不够，造成通道太薄太小，如果我们使用增加晶体管宽度的方法解决这种问题，就会造成制造成本升高，但是如果增加通道形成区附近的杂质，又会漏电。所以最好的方法恐怕只有换一个晶体管结构了！
寄生电容
由于材料介接的影响，对于高频讯号来说，原本良好的导体其实讯号跑起来并没这么良好。会跑出讯号经过电容器一般的滤波效应，让讯号变差，但是我们明明没有在导体上面放电容器，这个电容效应是导体自发的物理现象，所以我们叫它寄生电容。
本征电子
就如同高中提到的酸碱平衡一样，水的成分是氧化氢，但是就算是纯水，其中也会固定解离出等量的氢离子和氢氧根离子。我们在材料中放进杂质以利产生电洞时，也会因热效应而产生一些等量的电子和电洞，但是他们出现一下子就又会结合在一起了，就好像情人暂时分手但是马上又复合一样。而当某一对分手的电子电洞复合的时候，又会有另一对分手，所以材料中永远会有一些自由电子，这叫本征电子（洞）。
丢掉平面，来个3D 吧
老实说3D制程在Intel发表Tr i-Gate 前，台积电早就公开了FinFET。而且这二者长得还很像！1999年前台积电技术长胡正明先生在一篇论文中就提到：为了解决短闸极元件大量漏电问题，他创造了一种全新的超薄立体结构。现在我们就先来看看新店台鸡店新竹台积电公司的FinFET结构吧。
有别于以往埋在井里的汲极与源极，这会儿大家可都浮在水面上了，这样子的做法从一开始就很适合做成SOI（因为3个极都可以放在一层不导电的氧化物上），先天上漏电流就少了。对现有晶圆厂最大的好处是，材料和制程机乎都不用换就可以做到。
而通道呢？就是连接在汲极和源极中间那一根细细的东西，就像连结2栋建物的走廊一样，据说它长得像鱼鳍所以叫FinFET（鳍式场效晶体管），还好当年不是台湾水电工取名，不然一定叫走廊晶体管或者是哑铃晶体管，当然串烧晶体管也很符合 。
大家一定觉得奇怪，为什么这会通道变成了长相有如电线的东西呢？事实上它的功能和传导方式真的和电线一样呀！基本上它就是电子的走廊。传统晶体管的通道反正就是薄薄一层，你把它摊平了也只有那一点点可以导电，把它折起来立起来也一样可以导电。所以我们观察Fin的剖面图就可以发现，通道形成原理是一样的，只是形状变了，和闸极的相对位置也不一样了，这有什么好处呢？
据说FinFET会减少许多刚才提到的通道形成问题，所以漏电流或关不起来的情况就会大幅改善。很巧的是在最近一次会议中水电工巧遇胡博士，听他解释当年为何发明这种结构的几个原因：
第一就是平面型晶体管如同水电工之前所说的，可以漏电的地方太多了，因为闸极只能控制靠近它的电子流，离它很远的就鞭长莫及了，而且这些现象在30nm以下都非常明显，根本不能用。
第二就是导通电压Vt的问题，Vt太大的元件在现有超低电压芯片上是不受欢迎的，要降低Vt的方法就像前面所说的，要在通道形成部位（闸极下方）打入杂质，同时解决短通道效应，一举两得。不过在闸极短到30nm以下时，这种做法会让Vt变得飘忽不定，气死芯片设计者，只好换个方式做看看。
增加晶体管面积
原本想要增加推动力就必需要增加晶体管面积，现在我们多了个方向可以长 就是往上走！除了可以增加这个走廊的数目之外，单一一个走廊的导电容量可以藉由拉高走廊的高度而大幅增加。参考附图所示，实际有效通道截面积= （ 2*走廊高度＋走廊宽度）*通道厚度。
当然实际上高度还是有点限制的，这要考量到寄生闸极电容量的问题。不过在逻辑运算线路中，如果没有很麻烦的下一级要推动，这种晶体管可以在使用比过去还少20∼30％的面积下就达成同样的推动力。所以长太高而出事的情况理论上是不会遇到的。
SOI
Sillicon-on-Isolation 是一种新技术，把硅半导体元件放置在一层绝缘体上以防止元件之间产生漏电流互相干扰。
台积电的FinFET在这条走廊上还使用了应变硅晶（strained silicon）的技术，在外表薄薄一层的硅结晶中加入了3-5族原素的杂质一同结晶，由于3-5族晶格较大，所以会对靠近表层（很不巧也就是形成通道的部份）的硅造成拉扯开来的应力。晶格被拉松了后就好像笼子的栅栏放宽了一样，电荷流动速度就会高很多，通道形成速度就可以有效拉高。
当初在测量新结构晶体管的导通情况时，胡博士就已经发现这条走廊的宽度如果太宽除了寄生电容问题外，还会有在走廊中心部位产生太多区域是闸极电压管不到的部位，会造成额外的漏电流，所以经实验发现在30nm以下的闸极长度下，走廊宽度最好都不要超过闸极的长度。
Intel的Tri-Gate
讲到这个输人不输阵的世界第一半导体大厂Intel，它可是很忌讳提到FinFET或DualGate FET的，除了专利权问题之外，对这一家伟大的公司来讲，它怎么可能和你用一样多的闸极数呢？当你能做2个，我们当然要能做3个啊！所以Tri-Gate这个名词就跑出来啦 。不过水电工跟大家偷偷讲，Tri-Gate和FinFET根本就长得像双胞胎，有够像啊。
High K Metal-gate又建功
理论上闸极的电容值愈大那么下方的通道形成情况就愈好，事实上晶体管过小时通道电荷也很有限，而平板电容的公式为C=K*A/D，其中A为电容面积，而D则是2个平板间的距离。所以闸极的绝缘层愈薄愈好，但是过薄的绝缘层会导致穿隧效应而造成漏电。
拜高精密的制造机械所赐，目前的闸极都已经薄到不能再薄了，所以目前各公司的走向都会偏向以高K值材料为主，在做到35~40埃的厚度时（埃是一种长度单位，10埃等于1奈米），也有比传统氧化硅10埃时都更好的容值，而在这个厚度下，闸极漏电流可以有百倍的改善。但是闸极电容一旦变大拉升电压就会又慢又费电，所以现在使用high K材料大多是为了避免闸极电容增加导致绝缘体变厚，以减少漏电。或者是在某些情况下减少闸极寄生电容量。
拓宽的Tri-Gate走廊
High K材料是Intel的利器，水电工看到Intel公司发布的Tri-Gate闸极切面时也忍不住赞叹了一番，没想到Intel可以把这个走廊的宽和高做得一模一样！所以有效通道截面积约等于3 × 走廊高度× 通道厚度。这就是为什么Intel硬是要叫Tri-Gate Transistor的原因！
Intel的Tri-Gate
讲到这个输人不输阵的世界第一半导体大厂Intel，它可是很忌讳提到FinFET或DualGate FET的，除了专利权问题之外，对这一家伟大的公司来讲，它怎么可能和你用一样多的闸极数呢？当你能做2个，我们当然要能做3个啊！所以Tri-Gate这个名词就跑出来啦 。不过水电工跟大家偷偷讲，Tri-Gate和FinFET根本就长得像双胞胎，有够像啊。
High K Metal-gate又建功
理论上闸极的电容值愈大那么下方的通道形成情况就愈好，事实上晶体管过小时通道电荷也很有限，而平板电容的公式为C=K*A/D，其中A为电容面积，而D则是2个平板间的距离。所以闸极的绝缘层愈薄愈好，但是过薄的绝缘层会导致穿隧效应而造成漏电。
拜高精密的制造机械所赐，目前的闸极都已经薄到不能再薄了，所以目前各公司的走向都会偏向以高K值材料为主，在做到35~40埃的厚度时（埃是一种长度单位，10埃等于1奈米），也有比传统氧化硅10埃时都更好的容值，而在这个厚度下，闸极漏电流可以有百倍的改善。但是闸极电容一旦变大拉升电压就会又慢又费电，所以现在使用high K材料大多是为了避免闸极电容增加导致绝缘体变厚，以减少漏电。或者是在某些情况下减少闸极寄生电容量。
拓宽的Tri-Gate走廊
High K材料是Intel的利器，水电工看到Intel公司发布的Tri-Gate闸极切面时也忍不住赞叹了一番，没想到Intel可以把这个走廊的宽和高做得一模一样！所以有效通道截面积约等于3 × 走廊高度× 通道厚度。这就是为什么Intel硬是要叫Tri-Gate Transistor的原因！
▲Intel Tri-Gate晶体管通道截面图
平板电容
根据高三物理，最早期的电容器就是两个平行导电板，它可以用来制造电容效应，而且也很方便计算电容量，长相也很像MOS的闸极。所以我们在分析闸极寄生电容时都会用平板电容做基本模型。
原来Intel利用了神兵利器，虽然走廊宽度变大会增加寄生电容，但是Intel显然又利用了High K材料让它降回可接受的值。所以在同样面积下，Tri-Gate的推动力会比FinFET更大？这个水电工保留，为什么呢？我们看下图就知道了，其实由于这条走廊占的空间不大，所以就算是做成同样高度的情况下，要达成同样推动力，Tri-Gate只要用2条走廊并联就可以抵过FinFET的3条走廊，但是这2个晶体管面积其实相差很少，当然是有小一些啦，不过真的不会到令人跪拜的地步。
更何况现在演变成真正的盖大楼大战了，真的推动力不足时我大不了盖高一点就好了，何必拿面积和你拼呢？而且其实FinFET的通道部位原本也就可以做到和闸极长度一样宽了，所以别人也不是做不到。某篇产业分析师的文章说Intel的Tri-Gate至少领先业界5年，其实 水电工觉得应该说5个月比较实在。
Threshold Voltage
中文是最低导通电压，由于CMOS 电路特性之故，要达到省电的目的，芯片运作电压愈低愈好。但是硅半导体有个麻烦，就是最低导通电压等于0.7V （硅的界面能障），也就是说闸极或汲极加上的电压小于0.7 伏特时，晶体管是不动作的。以Intel 的ULV 来说，运作电压才不过1.1 伏以内，也就是如果Vt 保持0.7 伏会带来很麻烦的问题：零和壹的电压准位离得太近，会非常容易出错。所以要让V t 下降才能做出超低电压芯片，相关的资料可以再写一大篇，在此先简述之。
史上最小3D晶体管
尺度
这里的尺度我们套用半导体业界惯例，指的是闸极的长度，也就是汲极和源极中间的距离。也就是通道的长度。
不过针对超省电元件来说，Intel应该还做了不少手脚在它的金属闸极和走廊上，水电工认为应该有很特殊的材料而且是秘密的制作方式，记得前面提到的导通电压Vt不能太高的问题吗？如果我们的走廊材料没有加入杂质，那么就得靠闸极金属材料或者利用硅锗合金等来降低Vt了。水电工目前还没拿到很完整的资料，以后若是有什么新发现再和各位读者交待。
透过3D结构晶体管，目前世界实做出最小的尺度竟然达到了3nm，这是由韩国某半导体厂做出来的。台积电本身发表过的尺度则是5nm。所以半导体在深度奈米下无法持续进步的超级障碍也就不再存在了。
水电工原本也很看衰摩尔定律了，没想到摩尔大师一语成忏，到现在，他在Intel的同事还有各路高级水电工们竟然还可以生出这种3D绝招让他的统计数字持续有效！水电工的世界真是有情有义啊∼接下来会不会有3D芯片的出现呢？大家拭目以待吧！
让硅半导体导电
硅半导体的特性就是它不导电，读者们一定要问如果它不导电那我们的芯片难不成是米糕做的？答对了，就是米糕！
水电工前辈们知道硅结晶呈现了很稳定的四价键结构，所以晶体之中没有什么自由电子活动空间，如果没有外力填充电子进去或者填充电洞进去是没什么机会导电的。所以就在硅结晶中加入了少量的五价或三价原子杂质进去，大概都不超过万分之一，让硅结晶像米糕一样乱一些，这样一来就可以导电了！
其中加入三价杂质的硅结晶会产生出一些可以容纳正电荷的空间，我们称之为电洞，加入五价的则会产生多余的电子出来可以自由漂移。仔细观察可以发现，电子飘移的速度会比电洞快很多，这是因为电洞并不是真的正电荷在移动，而是靠负电荷在推挤移动时产生的相对移动现象。
P、N组成二极体
好不容易让硅导电之后，水电工们把填入三价杂质的P型半导体和加入五价杂质的N型半导体连起来发现，它又不导电了！超营养大鸡排 呃，不对，当电流换一个方向由P流至N时它其实是会导电的，这就是大家熟知的二极体。
二极体能单向导电，主要还是因为电流从P型半导体流往N型半导体时，可以轻易地跨过介面电场（因为电场方向和电流方向相同），而反向时则会和这个由材料差异引起的介面能阶差互相对冲以致无法流过去。不过当电压大于能阶差的时候还是会打穿的，基纳二极体就是利用这个效应工作的整压二极体。
▲P型半导体的结构示意
▲N型半导体的结构示意
三极晶体管的由来
三极晶体管的设计目的，就是希望利用二极体的特性，建构一个可以由人为方式控制导通／不导通的控制器。所以任何一种三极晶体管都是由一个控制极，一个输入极，一个输出极组成。当我们希望它导通时就在控制极输入某个电压，形成通道，然后电流就能由输入极流到输出极去，这个输出极可能又会连到另一个晶体管，变成控制讯号，这样一连串的连结就构成了可以用布林代数（一种二元运算的偏序集合）控制结果的数字控制器。
▲顺向偏压
▲逆向偏压
当然各位熟知常用在音响线路上的放大器也是一种三极体的应用，当通道在半形成状态时晶体管就会开始输出了，而此时控制极的电压稍稍拉高，输出就会约略线性加大，反之亦然。所以我们可以只检测到很小的讯号送到控制极，却在输出端复制出一个长相很类似输入讯号、但是力量却大了百倍不只的讯号，这就是放大器。
▲三极晶体管的基本构想
▲理想的三极控制器输入与输出关系
介面电场
当2种物质被人类结合在一起时，由于两者之间原子和电子分布情况不同，会在介接面产生一个电场，这个电场就叫介面电场，而电场的大小就叫介面能阶差。不只半导体有这个介面电场，就连良导体也会有这种现象，只是良导体的介面电场很小，不过对于高频讯号而言仍然会造成障碍，好比超过10GHz电波用的天线材料或导线及接头等都是要特别制作的。
重要课题：通道的形成
按照不同的晶体管结构，就会有不同的通道形成方式，我们来看看早期最有力、速度最快的BJT晶体管和现在最常用的MOSFET晶体管有什么不同。
BJT晶体管通道
BJT的构成很简单，就是把2个P型半导体夹住1个N型半导体变成三明治。当然，也有用2个N型半导体夹住1个P型的。现在就看看NPN型的BJT如何运作。
一般而言我们把BJT的输入极称为集极，控制极称为基极，而输出极就称之为射极。由于射极要提供大量电子扩散所以杂质浓度会比较高，而基极则因为希望电流快速通过所以做得很薄。
当我们由控制极输入足够的电子时，原本的P型半导体就因为充满了大量电子而慢慢把我们原本人工置入的电洞中和掉了，当然就慢慢「转性」变成N型半导体的性质。此时对于从集极加入的电压／电流来看，就会发现当P型半导体转性后，NP介面的能阶差就慢慢消失因而形成通道，而电流就会由集极一路冲向射极而发射出来，这就是通道形成的过程。
由于需要真枪实弹把电子灌进去，所以BJT的通道形成比较费力，但是通道导通的面积大所以可以流过的电流也很大，很适合高出力的工作。但是我们灌入P型半导体的电子可不会乖乖停在那里不动，它们会随着由射极出发的电子流一路冲往集极去！就像马桶把卫生纸冲掉那样（高中物理告诉我们，电流方向就是电子流方向的反方向）。
▲NPN型BJT导通情况
所以控制讯号电流不够强，是推不动BJT晶体管的。这现今芯片当中是一项很讨人厌的特性，因为它表示就算我们没什么动作，为了维持晶体管某一种状态，我们还是必需花掉大量电流！这样不但吃电很凶，还会让芯片热到可以拿来煎蛋。不过BJT的好处是整颗P型半导体都会变成通道，所以通道很宽大，推动力也就很大。
JFET
JFET 是一种类似三明治的场效应晶体管，它在接面处没有使用氧化物隔开闸极，音响迷一定不陌生， JFET的推动力大，线性高对高频反应又不良，是非常良好的音响用放大器材料。读者若想看到实体物品，走一趟发烧音响材料行一定可以看到一大堆。
MOSFET晶体管通道
而MOS就非常小家子气了，在早期或者是大功率的JFET，是由2个N型半导体夹住P型半导体，（或者2个P型夹住N型），但是电流通过的方向和通道形成方向则和BJT呈九十度。而在半导体中的MOS就如下图所示，在FET元件当中，由闸极来的电压对晶体中间部位造成静电力，静电力则吸引了正或负电荷靠近闸极，造成晶体中央部位靠近闸极的那薄薄一层半导体产生「转性」，因此形成了通道。
所以这个通道绝对不像BJT那样是大水管1条，而是1片薄薄的导电层而已，因此以前的水电工们对MOSFET重要课题是很头痛的，若是你在30年前提到MOS这种推动力不足的东西可以跑到1GHz，科学家和水电工们肯定要笑你痴人说梦的。
不过FET也有一个绝大的好处，就是我们在闸极加上控制电压时，理论上不需要流出任何电荷到晶体心，所以控制电流理论上接近于零（实际上当然不可能，会有一堆漏电流产生），所以在芯片晶体数暴增的今天，是个很好用的技术。
▲MOS半导体导通示意图
请参考MOS通道形成图，通道由于来自源极和汲极的电压差吸引，并不会变成平行于闸极的完整平面，而是一端宽一端窄的情况，当变窄的那部分小到会阻碍电流的地步时就称为夹止。
MOSMOS
只是MOSFET 的简称，没什么意义，大家常常都喜欢叫小名，因为比较好叫，通常我们讨论晶体管提到MOS是没什么问题的。但是如果要讲到午餐吃什么也用MOS 的话，应该是指卖汉堡的。
薄薄的一层，问题却很大
回到近5年来的现况，这薄薄一层的MOS导电通道推动力不大，为了仍要达到高频、省电、低热量、减少面积等等目的，半导体厂内的水电工们可是伤透了脑筋。还好在近来电子显微镜以及各类测量技术越来越进步，我们也渐渐了解到MOS通道形成有什么限制，又有什么副作用等等问题。尤其在现今半导体制程已经缩小到了30nm以下的境界，有许多问题是不断发生的，也因此开发新材料或新型结构的晶体管就成了各家厂商努力的目标。
难题1：漏电流
理想的MOS晶体管除了少许拉动闸极电容的电流以及送往下一级的推动电流外，是不该有任何额外电流的，凡是超出这个范畴的电流都算漏电流。漏电流对于强调高速省电的现代产品是个大伤害。而且就微观的情况来看，其实晶体管内部有许多效应会导致漏电流，漏电流的流向也不固定，有从闸极漏走的，有从源极漏走的，而有些漏电流只有在导通时产生，有些则无论何时都在漏。尤其当晶体管愈做愈小，这些现象就会愈明显，用30nm以下的晶体管想要完全控制好电流方向而不漏出，简直就像用竹篮子装沙而不外漏一般地困难！
难题2：推动力不足
短通道效应和漏电流在某些层面是相关的，其中短通道效应主要是因为形成通道的条件太超过，造成夹止后可导电的面积变小，反而造成一种导通不良。原本我们希望加在闸极的电压愈大，能导通的输出电流就快速增大，没想到反而卡住没什么变动，这对晶体性能是很糟糕的事。如果不处理的话对于时脉上限是会有很大的影响。（好吧，至少对于喜欢加压超频的宅男有影响）
当闸极长度仅有30nm以下，短通道效应相当容易发生，和以往40奈米以上的情况有很大的不同，所以也成了一大难题。
难题3：面积问题
我们平常说的30nm制程，一般是指闸极的长度等于30nm，而当推动力不足时就要增加晶体管的宽度，那如果把闸极的长度由60nm减少成30nm，但是宽度却非得由100nm大增至300nm时，所占的面积不就更大了吗？那真的一切都白搞了，所以面积和推动力问题都是要处理的。
难题4省：电性和性能问题
由于寄生电容的影响，晶体管就算没有漏电流也会在运作过程中吃掉能量，好比闸极的电压在拉升或拉降时就会吃掉电流，吃愈多愈不好推，也造成开关速度变慢。
▲短通道效应：通道提早缩水了
闸极、源极
三极管的原理就是闸极的电压只要稍稍变大，输出端（源极）就会有很大的增加，而闸极只要没有输入，输出端也应该马上停止输出。
平面型MOS晶体管的通道问题
▲改良型MOS半导体结构
上图是最近比较常用的MOS元件结构，我们可以发现和之前列出来的简图有不少差异，事实上增加的部份都是为了避免通道产生速度过慢、短通道效应、性能不良等等问题而来。但是这些解法也会带来副作用，互相牵制以致没有一个完美的解决方案。（不然大家赶着变成3D干嘛？）
影响推动力的最主要因素还是来自于短通道效应，特别是本身就已经够短的30nm闸极通道更容易发生。为了解决短通道效应，有人会预先在通道形成的部位加入杂质，使得原本的NP接面导通电压下降。其原理就是让P型半导体不要这么偏向P型，有点接近N型，但是这样一来也造成了通道切断时很可能会有漏电流，因为介面的能障变小，而且加入杂质会创造许多自由电子和电洞成对出现的机会。
▲短通道效应：通道提早缩水了
关不掉的晶体管
在没有外部电场的情况下，这成对的电子和电洞因静电力平衡会再度中和掉对方而消失；但是当有外部电场（源极有电压的时候）时，这些随机产生的电子就会变成额外的导电品，使得晶体管永远关不起来。原本我们希望闸极在拉高电位一到饱和态后，晶体管就可以把源极的输出降到零，现在办不到了？这就叫做关闭态的漏电流。就算我们不加入杂质让能障变小，当闸极电压小于汲极电压太多时，这个能障一样会变小，在30nm以下的晶体管中产生漏电流的比例就会远高于过去90nm或120nm的晶体管了。
▲关不起来的电压
闸极太短的漏电流
▲闸极过短导致的漏电
在上图中，我们又看到了另一种漏电流的产生原因，当我们的电场施加于3个极时，我们可以看到因静电力之故，某些区域的电子、电洞都飘往源极以及汲极，并且闸极为了形成通道也会吸取中间部位大多的电子、电洞聚集到通道，这些被吸走电洞、电子的区域形成了空乏区，这空乏区没什么能障，原本也没什么作用，但是若是闸极通道很短就好玩了。
我们看到图中的汲极到源极之间除了通道外全部被空乏区连起来了，任何不小心落入这空乏区的电荷都会被来自汲极的电场用力一推，就往源极跑出去了！（额外不受控制的电流输出，又是一个漏电的来源）
推动力不足也可能是因为形成通道的电荷量就是不够，造成通道太薄太小，如果我们使用增加晶体管宽度的方法解决这种问题，就会造成制造成本升高，但是如果增加通道形成区附近的杂质，又会漏电。所以最好的方法恐怕只有换一个晶体管结构了！
寄生电容
由于材料介接的影响，对于高频讯号来说，原本良好的导体其实讯号跑起来并没这么良好。会跑出讯号经过电容器一般的滤波效应，让讯号变差，但是我们明明没有在导体上面放电容器，这个电容效应是导体自发的物理现象，所以我们叫它寄生电容。
本征电子
就如同高中提到的酸碱平衡一样，水的成分是氧化氢，但是就算是纯水，其中也会固定解离出等量的氢离子和氢氧根离子。我们在材料中放进杂质以利产生电洞时，也会因热效应而产生一些等量的电子和电洞，但是他们出现一下子就又会结合在一起了，就好像情人暂时分手但是马上又复合一样。而当某一对分手的电子电洞复合的时候，又会有另一对分手，所以材料中永远会有一些自由电子，这叫本征电子（洞）。
丢掉平面，来个3D 吧
老实说3D制程在Intel发表Tr i-Gate 前，台积电早就公开了FinFET。而且这二者长得还很像！1999年前台积电技术长胡正明先生在一篇论文中就提到：为了解决短闸极元件大量漏电问题，他创造了一种全新的超薄立体结构。现在我们就先来看看新店台鸡店新竹台积电公司的FinFET结构吧。
有别于以往埋在井里的汲极与源极，这会儿大家可都浮在水面上了，这样子的做法从一开始就很适合做成SOI（因为3个极都可以放在一层不导电的氧化物上），先天上漏电流就少了。对现有晶圆厂最大的好处是，材料和制程机乎都不用换就可以做到。
而通道呢？就是连接在汲极和源极中间那一根细细的东西，就像连结2栋建物的走廊一样，据说它长得像鱼鳍所以叫FinFET（鳍式场效晶体管），还好当年不是台湾水电工取名，不然一定叫走廊晶体管或者是哑铃晶体管，当然串烧晶体管也很符合 。
大家一定觉得奇怪，为什么这会通道变成了长相有如电线的东西呢？事实上它的功能和传导方式真的和电线一样呀！基本上它就是电子的走廊。传统晶体管的通道反正就是薄薄一层，你把它摊平了也只有那一点点可以导电，把它折起来立起来也一样可以导电。所以我们观察Fin的剖面图就可以发现，通道形成原理是一样的，只是形状变了，和闸极的相对位置也不一样了，这有什么好处呢？
▲台积电FinFET结构图
据说FinFET会减少许多刚才提到的通道形成问题，所以漏电流或关不起来的情况就会大幅改善。很巧的是在最近一次会议中水电工巧遇胡博士，听他解释当年为何发明这种结构的几个原因：
第一就是平面型晶体管如同水电工之前所说的，可以漏电的地方太多了，因为闸极只能控制靠近它的电子流，离它很远的就鞭长莫及了，而且这些现象在30nm以下都非常明显，根本不能用。
第二就是导通电压Vt的问题，Vt太大的元件在现有超低电压芯片上是不受欢迎的，要降低Vt的方法就像前面所说的，要在通道形成部位（闸极下方）打入杂质，同时解决短通道效应，一举两得。不过在闸极短到30nm以下时，这种做法会让Vt变得飘忽不定，气死芯片设计者，只好换个方式做看看。
增加晶体管面积
原本想要增加推动力就必需要增加晶体管面积，现在我们多了个方向可以长 就是往上走！除了可以增加这个走廊的数目之外，单一一个走廊的导电容量可以藉由拉高走廊的高度而大幅增加。参考附图所示，实际有效通道截面积= （ 2*走廊高度＋走廊宽度）*通道厚度。
当然实际上高度还是有点限制的，这要考量到寄生闸极电容量的问题。不过在逻辑运算线路中，如果没有很麻烦的下一级要推动，这种晶体管可以在使用比过去还少20∼30％的面积下就达成同样的推动力。所以长太高而出事的情况理论上是不会遇到的。
SOI
Sillicon-on-Isolation 是一种新技术，把硅半导体元件放置在一层绝缘体上以防止元件之间产生漏电流互相干扰。
台积电的FinFET在这条走廊上还使用了应变硅晶（strained silicon）的技术，在外表薄薄一层的硅结晶中加入了3-5族原素的杂质一同结晶，由于3-5族晶格较大，所以会对靠近表层（很不巧也就是形成通道的部份）的硅造成拉扯开来的应力。晶格被拉松了后就好像笼子的栅栏放宽了一样，电荷流动速度就会高很多，通道形成速度就可以有效拉高。
当初在测量新结构晶体管的导通情况时，胡博士就已经发现这条走廊的宽度如果太宽除了寄生电容问题外，还会有在走廊中心部位产生太多区域是闸极电压管不到的部位，会造成额外的漏电流，所以经实验发现在30nm以下的闸极长度下，走廊宽度最好都不要超过闸极的长度。
▲FinFET通道裁面图
Intel的Tri-Gate
讲到这个输人不输阵的世界第一半导体大厂Intel，它可是很忌讳提到FinFET或DualGate FET的，除了专利权问题之外，对这一家伟大的公司来讲，它怎么可能和你用一样多的闸极数呢？当你能做2个，我们当然要能做3个啊！所以Tri-Gate这个名词就跑出来啦 。不过水电工跟大家偷偷讲，Tri-Gate和FinFET根本就长得像双胞胎，有够像啊。
High K Metal-gate又建功
理论上闸极的电容值愈大那么下方的通道形成情况就愈好，事实上晶体管过小时通道电荷也很有限，而平板电容的公式为C=K*A/D，其中A为电容面积，而D则是2个平板间的距离。所以闸极的绝缘层愈薄愈好，但是过薄的绝缘层会导致穿隧效应而造成漏电。
拜高精密的制造机械所赐，目前的闸极都已经薄到不能再薄了，所以目前各公司的走向都会偏向以高K值材料为主，在做到35~40埃的厚度时（埃是一种长度单位，10埃等于1奈米），也有比传统氧化硅10埃时都更好的容值，而在这个厚度下，闸极漏电流可以有百倍的改善。但是闸极电容一旦变大拉升电压就会又慢又费电，所以现在使用high K材料大多是为了避免闸极电容增加导致绝缘体变厚，以减少漏电。或者是在某些情况下减少闸极寄生电容量。
拓宽的Tri-Gate走廊
High K材料是Intel的利器，水电工看到Intel公司发布的Tri-Gate闸极切面时也忍不住赞叹了一番，没想到Intel可以把这个走廊的宽和高做得一模一样！所以有效通道截面积约等于3 × 走廊高度× 通道厚度。这就是为什么Intel硬是要叫Tri-Gate Transistor的原因！
Intel的Tri-Gate
讲到这个输人不输阵的世界第一半导体大厂Intel，它可是很忌讳提到FinFET或DualGate FET的，除了专利权问题之外，对这一家伟大的公司来讲，它怎么可能和你用一样多的闸极数呢？当你能做2个，我们当然要能做3个啊！所以Tri-Gate这个名词就跑出来啦 。不过水电工跟大家偷偷讲，Tri-Gate和FinFET根本就长得像双胞胎，有够像啊。
High K Metal-gate又建功
理论上闸极的电容值愈大那么下方的通道形成情况就愈好，事实上晶体管过小时通道电荷也很有限，而平板电容的公式为C=K*A/D，其中A为电容面积，而D则是2个平板间的距离。所以闸极的绝缘层愈薄愈好，但是过薄的绝缘层会导致穿隧效应而造成漏电。
拜高精密的制造机械所赐，目前的闸极都已经薄到不能再薄了，所以目前各公司的走向都会偏向以高K值材料为主，在做到35~40埃的厚度时（埃是一种长度单位，10埃等于1奈米），也有比传统氧化硅10埃时都更好的容值，而在这个厚度下，闸极漏电流可以有百倍的改善。但是闸极电容一旦变大拉升电压就会又慢又费电，所以现在使用high K材料大多是为了避免闸极电容增加导致绝缘体变厚，以减少漏电。或者是在某些情况下减少闸极寄生电容量。
拓宽的Tri-Gate走廊
High K材料是Intel的利器，水电工看到Intel公司发布的Tri-Gate闸极切面时也忍不住赞叹了一番，没想到Intel可以把这个走廊的宽和高做得一模一样！所以有效通道截面积约等于3 × 走廊高度× 通道厚度。这就是为什么Intel硬是要叫Tri-Gate Transistor的原因！
平板电容
根据高三物理，最早期的电容器就是两个平行导电板，它可以用来制造电容效应，而且也很方便计算电容量，长相也很像MOS的闸极。所以我们在分析闸极寄生电容时都会用平板电容做基本模型。
原来Intel利用了神兵利器，虽然走廊宽度变大会增加寄生电容，但是Intel显然又利用了High K材料让它降回可接受的值。所以在同样面积下，Tri-Gate的推动力会比FinFET更大？这个水电工保留，为什么呢？我们看下图就知道了，其实由于这条走廊占的空间不大，所以就算是做成同样高度的情况下，要达成同样推动力，Tri-Gate只要用2条走廊并联就可以抵过FinFET的3条走廊，但是这2个晶体管面积其实相差很少，当然是有小一些啦，不过真的不会到令人跪拜的地步。
更何况现在演变成真正的盖大楼大战了，真的推动力不足时我大不了盖高一点就好了，何必拿面积和你拼呢？而且其实FinFET的通道部位原本也就可以做到和闸极长度一样宽了，所以别人也不是做不到。某篇产业分析师的文章说Intel的Tri-Gate至少领先业界5年，其实 水电工觉得应该说5个月比较实在。
Threshold Voltage
中文是最低导通电压，由于CMOS 电路特性之故，要达到省电的目的，芯片运作电压愈低愈好。但是硅半导体有个麻烦，就是最低导通电压等于0.7V （硅的界面能障），也就是说闸极或汲极加上的电压小于0.7 伏特时，晶体管是不动作的。以Intel 的ULV 来说，运作电压才不过1.1 伏以内，也就是如果Vt 保持0.7 伏会带来很麻烦的问题：零和壹的电压准位离得太近，会非常容易出错。所以要让V t 下降才能做出超低电压芯片，相关的资料可以再写一大篇，在此先简述之。
史上最小3D晶体管
尺度
这里的尺度我们套用半导体业界惯例，指的是闸极的长度，也就是汲极和源极中间的距离。也就是通道的长度。
不过针对超省电元件来说，Intel应该还做了不少手脚在它的金属闸极和走廊上，水电工认为应该有很特殊的材料而且是秘密的制作方式，记得前面提到的导通电压Vt不能太高的问题吗？如果我们的走廊材料没有加入杂质，那么就得靠闸极金属材料或者利用硅锗合金等来降低Vt了。水电工目前还没拿到很完整的资料，以后若是有什么新发现再和各位读者交待。
透过3D结构晶体管，目前世界实做出最小的尺度竟然达到了3nm，这是由韩国某半导体厂做出来的。台积电本身发表过的尺度则是5nm。所以半导体在深度奈米下无法持续进步的超级障碍也就不再存在了。
水电工原本也很看衰摩尔定律了，没想到摩尔大师一语成忏，到现在，他在Intel的同事还有各路高级水电工们竟然还可以生出这种3D绝招让他的统计数字持续有效！水电工的世界真是有情有义啊∼接下来会不会有3D芯片的出现呢？大家拭目以待吧！
本文转发自：半导体行业观察
