电容电感在射频电路的作用

请问怎样才能去除IC 中的电磁干扰？ 

答：IC 受到的电磁干扰，主要是来自静电（ESD）。解决IC 免受ESD 干扰， 一方面在布板时候要考虑ESD（以及EMI）的问题，另一方面要考虑增加器件进行ESD 保护。目前有两种器件：压敏电阻（Varistor）和瞬态电压抑制器TVS （Transient Voltage Suppressor）。前者由氧化锌构成，响应速度相对慢，电压抑制相对差，而且每受一次ESD 冲击，就会老化，直到失效。而TVS 是半导体制成，响应速度快，电压抑制好，可以无限次使用。从成本角度看，压敏电阻成本要比TVS 低。

设计屏蔽机箱时，根据哪些因素选择屏蔽材料？
答：从电磁屏蔽的角度考虑，主要要考虑所屏蔽的电场波的种类。对于电场波、平面波或频率较高的磁场波，一般金属都可以满足要求，对于低频磁场波， 要使用导磁率较高的材料。

电磁兼容性设计 
电磁兼容性是指电子设备在各种电磁环境中仍能够协调、有效地进行工作的能力。电磁兼容性设计的目的是使电子设备既能抑制各种外来的干扰，使电子设备在特定的电磁环境中能够正常工作，同时又能减少电子设备本身对其它电子设备的电磁干扰。 
（1）选择合理的导线宽度：由于瞬变电流在印制线条上所产生的冲击干扰主要是由印制导线的电感成分造成的，因此应尽量减小印制导线的电感量。印制导线的电感量与其长度成正比，与其宽度成反比，因而短而精的导线对抑制干扰是有利的。时钟引线、行驱动器或总线驱动器的信号线常常载有大的瞬变电流， 印制导线要尽可能地短。对于分立组件电路，印制导线宽度在1.5mm 左右时， 即可完全满足要求；对于集成电路，印制导线宽度可在0.2～1.0mm 之间选择。 

（2）采用正确的布线策略：采用平等走线可以减少导线电感，但导线之间的互感和分布电容增加，如果布局允许，最好采用井字形网状布线结构，具体做法是印制板的一面横向布线，另一面纵向布线，然后在交叉孔处用金属化孔相连。为了抑制印制板导线之间的串扰，在设计布线时应尽量避免长距离的平等走线。 

印制电路板的尺寸与器件的布置 

印制电路板大小要适中，过大时印制线条长，阻抗增加，不仅抗噪声能力下降，成本也高；过小，则散热不好，同时易受临近线条干扰。在器件布置方面与其它逻辑电路一样，应把相互有关的器件尽量放得靠近些，这样可以获得较好的抗噪声效果。时钟发生器、晶振和CPU 的时钟输入端都易产生噪声，要相互靠近些。易产生噪声的器件、小电流电路、大电流电路等应尽量远离逻辑电路，如有可能，应另做电路板，这一点十分重要。

任一频率电磁波的波长为: 波长(λ)=光速(C)/频率(Hz)当缝隙长度为波长(截止频率)的一半时，RF 波开始以20dB/10 倍频(1/10 截止频率)或6dB/8 倍频(1/2 截止频率)的速率衰减。通常RF 发射频率越高衰减越严重，因为它的波长越短。当涉及到最高频率时，必须要考虑可能会出现的任何谐波，不过实际上只需考虑一次及二次谐波即可。 

一旦知道了屏蔽罩内RF 辐射的频率及强度，就可计算出屏蔽罩的最大允许缝隙和沟槽。例如如果需要对1GHz(波长为300mm)的辐射衰减26dB，则150mm 的缝隙将会开始产生衰减，因此当存在小于150mm 的缝隙时，1GHz 辐射就会被衰减。所以对1GHz 频率来讲，若需要衰减20dB，则缝隙应小于15 mm(150mm 的1/10)，需要衰减26dB 时，缝隙应小于7.5 mm(15mm 的1/2 以上)，需要衰减32dB 时，缝隙应小于3.75 mm(7.5mm 的1/2 以上)。 

可采用合适的导电衬垫使缝隙大小限定在规定尺寸内，从而实现这种衰减效果。 定在规定尺寸内，从而实现这种衰减效果。
 
 
 
一 混频器:

（一）混频器的性能参数:

1、 噪声系数和等效噪声温度比；
2、 变频损耗；
（1）失配损耗；取决于混频器的射频输入和中频输出两个端口的匹配程度；
（2）混频器二极管的管芯结损耗；主要由电阻和电容引起的；
3、 动态范围；指频率射频输入功率范围；
4、 双频三阶交调与线性度；
5、 工作频率；除了指明信号工作频率之外，还应注明本振频率可用范围和中频频率；
6、 隔离度；指个频率端口之间的隔离度；
7、 本振功率和工作点；指最佳工作状态时所需的本振功率，商用混频器一般要指明本振功率范围，如Pp=10～12dBm。本振功率变化时将影响到混频器的多项指标，本振功率不同时，混频器二极管工作点流不同，阻抗也不同，这就会使本振、信号、中频3个端口的匹配状态变坏，此外，也将改变动态范围和交调系数；不同混频器工作状态所需的本振功率不同，原则上本振功率越大，则混频器动态范围越大，线性度会改善，1dB压缩点上升，三阶交调系数也会改善。但本振功率过大时，混频管电流加大，噪声性能变坏。
8、 端口驻波比；
9、 中频输出阻抗；在70MHz中频时，中频输出阻抗大多是200～400Ω；

（二）混频器技术参数

1、本振输入频率；如2250MHz；
2、RF输入频率；如2500MHz；
3、本振输入功率；如5dBm；
4、RF输入功率；如-30dBm；
5、中频输出频率；如250MHz；
6、转换增益：如>10
7、噪声系数：<10
8、工作电压；如3.3V；
9、1dB压缩点；如>1dBm；
10、三阶交调截止点；如>11dBm；
 
二 锁相环

（一）工作原理
锁相环电路基本框架由4部分组成，即压控振荡器（VCO）、鉴相器（PD）、分频器（Div）和环路滤波器（LPF），如下：

 
1、 压控振荡器（VCO）：产生振荡信号，它的输出频率受直流电压控制，大多数VCO的输出频率随控制电压的升高而升高，即具有正斜率。
2、 分频器（Div）：对输出频率进行分频，使频率降低，以便于处理。
3、 鉴相器（PD）：对输入的参考频率f_ref和分频后的f_bak 进行相位比较，并根据f_ref和f_bak的相位差，产生（输出）对应的准DC电压。
4、 低通滤波器（LPF）：对鉴相器输出的电压进行滤波，为VCO提供纯净的DC控制电压,该低通滤波器也称为环路滤波器。

PLL是一个频率/相位的自动控制系统。如果f_out偏离期望的频率，则f_bak和f_ref产生相位差。此时，鉴相器会根据该相差输出对应的控制电压，迫使f_out回到期望频率；当f_ref变化时，鉴相器的两个输入频率会产生一定的频差，接着鉴相器输出电压会随着相差的大小而改变，迫使f_out变化到对应的频率，以保证f_bak和f_ref相等。也就是说，可以通过改变f_ref使f_out变化到希望的频率，同时f_out还能够自动跟踪f_ref的变化，这个特点使PLL能够用作频率合成器和调制/解调器。
 
（二）锁相环系统的性能参数

重要指标：
1、 频率准确度：实际输出频率f_out与标称输出频率f₀之差，一般由分频数N与参考源决定；
2、 频率稳定度：在一定的时间间隔内，频率的相对变化程度（f -f₀）/f_0，电位为ppm（10^-6）或ppb(10^-9),该指标一般由参考源f_ref决定；
3、 频率精度：相邻两个输出频率的最小间隔。对于整数分频，频率精度等于f_ref；对于小数分频，频率精度可为任意小；
4、 频率范围：锁相环系统输出频率范围。该指标由VCO范围和锁相环芯片内的分频器共同决定的。
5、 换频时间：锁相环系统输出信号从一个频率切换到另一个频率时，输出从突变到重新进入稳定状态所用的时间。
6、 频谱纯度：由输出信号的相位噪声和杂散来衡量，带内相位噪声主要由参考源、鉴相器和电荷汞决定；带外相位噪声主要由VCO决定