12.5GHz 锁相环设计调试的心路历程

这次我要跟大家分享一下我最近3个月断断续续设计加调试的12.5G锁相环的心路历程。看过我之前的博文的朋友们肯定知道我研究生研究的方向是光接入网，那么也就是整天弄高速的东西。12.5G的锁相环是我们系统中必不可少的一个重要频率发生器，最后，这个设计任务被安排到我头上了，经过3月挣扎，有了不错的成果，也想发下博文记录下过程。既当是一种总结，也是一种交流分享。

锁相环（PLL），这个东西本来课程就没怎么学过，对其中的原理不是非常懂，然后就半学半设计的做了。选用的芯片是Hittite的HMC807，12.4-13.4G的集成VCO的PLL芯片。因为老师规定外壳是5cmx4cm，而这款芯片需要5V，3V，以及最高15V的VCO驱动电压。因为FR4的板基已经不能承受那么高频率，所以采用罗杰斯（ROGERS）板材。但是，这种板子做四层太贵，只能两层，而且，要放在盒子里，反面不能放元件。当时就跟老师说了这个我也没信心做出来会好，只有试试。第一版光布局就用了很长时间，因为有几个规定必须保证：退偶电容必须离电源脚越近越好；模拟电源与数字电源必须用磁珠隔离，15V电源通过DC-DC升压，而众所周知，开关电源噪声很容易毁了整块射频板的性能。结果做下来相噪只有40dbc。果断不能用啊~

       
最后，两层板的方案告吹，四层板就用FR4，衰落大的话输出线就离射频口近点嘛，秉着这种想法，就进行了四层板的设计。四层板的性能明显比两层板好多了嘛，1M地方相噪117dbc，芯片手册是132，已经可以接受了，毕竟我的PCB水平也只是自己积累的，并没有高手系统的带我过，所以我还是很满意的（希望高人可以帮我指点指点）。但板子好了之后，调试就成大问题了。理论缺乏啊！！！！

       
先上图：

上图中可以看出12.45G边上有两个肩膀看，拉开就是右边显示的那样。真搞不懂是什么东西造成这样的杂散信号。我用的reference是25M的。而且这样的波形我在网上都没查到，网上说的参考杂散，小数分频杂散都不是长这个样子的。这叫我一个纠结啊。

起初我怀疑是不是电源不够干净导致的电源杂散。然后我把所有模拟电源部分多添了几种小电容，而且割掉板子，加了磁珠，但是信号根本不怎么变（可能变了吧，反正我是么看出来）。怎么办，纠结啊，自己不懂啊。

       
然后我就怀疑是环路滤波器设计问题。但是，是环路滤波器的什么问题呢？天无绝人之路，碰到个大神，他看了这个波形后说是环路滤波器相位裕度不够造成的。要在50-60之间最好。之前真没关心过这个概念。我记忆当中只有放大器要相位裕度防止自激。但是hittite没有专门的环路滤波器设计软件。没办法，就用ADI的ADISIMPLL凑合凑合。