重新思考快速宽频ADC中的数字下变频

理 想情况下，数字滤波器应准确匹配抽取频率带宽并滤去频带以外的一切干扰。然而，实际的有效滤波器带宽无法准确匹配抽取比率的整个带宽。因此，滤波器带宽将 是抽取频率的一定百分比，例如85%或90%。举例来说，抽取因数为8的滤波器的有用带宽实际上可能是采样率除以10或fs/10。DDC滤波级必须具备 较低的通带纹波和较强的阻带混叠抑制能力。

频率是固定的吗？

下个问题是DDC滤波器的频率是固定的，还是能进行调谐并集中于某个所需的特定频带。

我 们已经讨论了DDC的抽取和滤波级。不过，只有在所需频率处于从DC开始的滤波器通带之内时才有意义。如果不是这样，我们需要采取方法将滤波器调谐到不同 的频谱部分以观察有用信号。可利用数控振荡器(NCO)在第一个或第二个奈奎斯特区域内调谐窄带。NCO用来将滤波器频带调谐和混合到宽带频谱的不同部分 （图1）。

数字控制字提供采样率的小数分频器，频率布置分辨率由数字控制字中所使用的位数来设定，可实现对有用频带的混合。控制字具备相应 的调谐范围和分辨率，以便将滤波器放在所需的位置。典型的NCO控制字可能多达48位分辨率，跨越采样频率的两个奈奎斯特频带，这对大多数应用来说足够 了。

NCO带有一个混频器。该器件工作方式很像模拟正交混频器，可将NCO频率作为本地振荡器，以执行对真实、复杂输入信号的下变频。

滤波器紧跟在频率变换级后面。在所需的载波频带向下调谐到DC以后，滤波器就能有效降低采样率，同时能有效抑制在调谐后的有用带宽周围由临近的无用载波产生的混叠现象。

单个8抽取DDC能够使赛灵思Artix-7 FPGA系统可支持的ADC数量提高至四倍。

将 输入信号通过混频降至基带时，由于过滤了负像，因而会出现6 dB的信号损失。NCO还会额外产生一个小的插入损耗。因此，降频至基带后的输入信号总损耗通常略高于6 dB。NCO允许将输入频谱调谐至DC，这样便可由后续的滤波器模块进行有效滤波，以防止混叠。DDC还可能包含独立控制的数字增益级。增益级让系统实 现+6 dB或更高的增益，以在输出位数的整个范围内集中信号的动态范围。

处理器间中断

采用ADC样本抽取后便无需向信号链下游发送最终会被舍弃的无用信息。由于这类数据被滤除，因此降低了ADC后端所需的输出数据带宽。这个减少量被I/Q输出数据量的增加所抵消。例如，具有I和Q数据的16抽取滤波器会使宽带输出数据减少8倍。

数 据速率的最小化能减少ADC的JESD204B输出通道数量，进而降低系统布局的复杂性。ADC输出带宽的减小有助于设计小型化系统，否则这是无法实现 的。例如，受系统功耗和尺寸的限制，电路板只能使用一个FPGA，对于这种情况，系统所支持的高速串行收发器数量会在不使用DDC时限制ADC的数量。

当 系统内只能观察到很窄的带宽时，ADC内的抽取有助于消除这种局限性。使用单个8抽取DDC可将ADC的输出带宽减少至两个输出数据通道，以让赛灵思 Artix®-7 FPGA系统支持的ADC数量提高至四倍。对于这种情况，我们利用Artix-7 FPGA 中现有的16GTP 收发器设计出采用DDC的八ADC结构（图2）。这样能更高效使用赛灵思FPGA资源，成为一组FDM通道的多通道数字接收器。

DDC滤波器是否影响SNR和SFDR？

下一个需要研究的问题是当DDC滤波器打开和关闭时，信噪比(SNR)和无杂散动态范围(SFDR) 这两个模拟性能如何变化。

由于转换器的宽带噪声被滤除而且只能观察到较窄的频谱，我们应该看到信号功率与观察到的噪声之比更高。ADC的动态范围在滤波器的通带内应该更好。对宽带频谱进行抽取和滤波的固有优势在于利用DDC改进SNR。

DDC实现的数字滤波用来滤除较窄带以外的噪声。ADC的SNR计算必须包含一个考虑被滤除噪声处理增益的滤波校正因子。使用完美数字滤波器，带宽每减小的2的幂次方，被滤除噪声引起的处理增益将会增加+3 dB：

理想SNR（具有处理增益）=6.02*N + 1.76 dB + 10log10(fs/(2*BW))

使用DDC的一个明显优势是能够使基波信号的谐波落在所需频带的外面。通过适当的频率规划，数字滤波可以防止谐波在窄DDC带宽内看到，从而提高系统的SFDR性能。

在只需要窄带的系统中，DDC通过滤掉宽带噪声来提供ADC处理增益。这样能提高有用带宽内的信噪比。另一个优势是，通过合理的频率规划，通常占主导的第二和第三次谐波会落到调谐后的有用带宽之外并被数字滤除。这能提高系统的SFDR。

采样定理指出谐波或其他高阶系统尖刺可能回折到每个奈奎斯特频带末尾的周围。这对于DDC同样适用，其第二或第三次无用谐波有可能回折到通带内并降低SFDR。因此，为了研究这类采样问题，应该为DDC通带滤波器宽度和NCO调谐位置实施系统频率规划。