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QSC6085平台盖上屏蔽盖灵敏度恶化
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各位，QSC6085平台，双模module在高频部分不会受到屏蔽盖的影响，但是cell band受屏蔽盖影响严重，能有1-2db的影响，频率越低影响越大。我layout的RX部分走线是高频部分从LNA出来到CPU输入端这段线走的内层；cell 频段是直接走表层的。是否是因为我走的表层线，导致屏蔽盖对cell band对接收灵敏度造成影响？
还有我第二层没有净空，不知道净空后是否会有大的改善？这边的模拟地数字地有什么需要注意的地方吗？
网上有些前辈说屏蔽盖在CPU LNA处开天窗可以改善，我们的产品是module，反扣在板子上面的，所以开天窗也不行。至于说贴厚的吸波材料，因为我这边没有厚的，贴了个薄的试了试，没感觉有效果？
各位给看看还有什么办法没有？多谢
还有个问题，EBI是什么意思，高通文档里一直提到EBI。
还有我第二层没有净空，不知道净空后是否会有大的改善？这边的模拟地数字地有什么需要注意的地方吗？
网上有些前辈说屏蔽盖在CPU LNA处开天窗可以改善，我们的产品是module，反扣在板子上面的，所以开天窗也不行。至于说贴厚的吸波材料，因为我这边没有厚的，贴了个薄的试了试，没感觉有效果？
各位给看看还有什么办法没有？多谢
还有个问题，EBI是什么意思，高通文档里一直提到EBI。
800 RX走线跟PCS一样走内层。
EBI是高通的一个总线，高通通常有2个总线，EBI1和EBI2，一个接memory，一个接LCD。
以下内容含脚本代码[/td]主要是cell和PCS是交叉的，不好走在同一层。请问你也碰到过这个问题吗？改到内层就可以了吗？说明：上面显示的是代码内容。您可以先检查过代码没问题，或修改之后再运行.
主要是cell和PCS是交叉的，不好走在同一层。metalsi，请问你也碰到过这个问题吗？改到内层就可以了吗？
用0.5的吸波材料, 可以基本消除影响
没碰到过，我们6085的项目，接收走线都是平行走在内存，所以没有干扰。不过看到过其他公司的6085主板是在LNA上方屏蔽盖开窗。
加吸波材料可以搞定。
如果不贴吸波材料，想通过把走线走到内层，各位有什么建议吗？怎么走能改善该问题呢？
加吸波材料可以解决是基于什么原理，了解的麻烦解释一下，谢谢。
楼主要是真的下决心改版的话，有以下两条注意一下
1.走线做好包地，以防干扰的引入
2.为防止走线过细，阻抗不好控制，建议参考地不要选相邻层，即走线在第3层的话，参考地2、5层。
2.为防止走线过细，阻抗不好控制，建议参考地不要选相邻层，即走线在第3层的话，参考地2、5层。-----------------假使这个走线在第三层，应该是净空2,4层，参考1,5层吧？
申明：网友回复良莠不齐，仅供参考。
