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晶振上下两层为什么挖空，且不能走线
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晶振上下两层为什么挖空，且不能走线，好像不是应为怕干扰的原因
怎么没有人回答啊
减小对GND的寄生电容,保持负载电容的恒定.
挖空没必要，包地则可
这位老兄所言即是。
看这种PCB，可以感觉是新手走线，大概是为了避免在OSC下走线，然后把OSC下面的区域设置为KEEPOUT，然后在flood后就变成一个铜皮被挖空区域。
然则，挖空并不能抑制晶振EMI的对外干扰，一些公司的内部PCB规范都要求OSC区域尽量包地，而在设计选料上，可以选4个PIN的有金属屏蔽的晶振。这样设计上的考虑能解放PCB LAYOUT的难度。
什么对GND的寄生电容，我倒没想到这么玄的地步
3楼正解，尤其是对于晶体，要控制对地的寄生电容。挖空是为了考虑这一点，至于不走线，除了寄生电容之外，还有干扰的考虑。楼上的可以看看各大Transcevier产家的AN和参考设计，就知道这么lay板并不是新手的走线，而是必须的要求，一般如果是用的DCXO，要保证晶体到地的距离大于250um，所以一般都要挖掉一层到两层来达到要求。至于寄生电容对与输出频率的影响有很具体的公式，网上都可以找到的。
7楼兄弟解释的对
同意7楼兄弟观点，偶也一直这么看的
6楼不懂装懂。
晶振的走线也可走在表层,然后加屏蔽照就OK!如果走在中间层的话,可在走线上下两层铺地,这时是有寄生电容,也可计算出来的,然后在决定晶振的负载电容要多大的.不过我个人决得,不管是挖空还是走线上下左右铺地,只要能满足要求就行了,不必刻意追求.
OSC只是一个频率起震器,IC内部有PLL精确稳频
如果只靠外部2个电容来稳定?岂非可笑?
看一些电路,如果上到几十MHZ的频率,外部2个电容可以去掉,因为此外部电容的要求并不严格,寄生电容的偏差不会对PLL的稳定有影响(OSC有绝对影响,而外电容则并非如此)
如果10楼不服气,当我在bullshit,那么...
再来看32.768KHZ的RTC晶振,我把27pF电容换22pf,或者33pF,一样走时准确(可以用示波器量下)!你可以实验一下,即使PCB布线的寄生电容可以达到如此大的偏差(事实上可能吗?),都没有关系!
玄学专家都在忽悠,而都不是给出具体的可操作的实际方法,那么,继续忽悠
申明：网友回复良莠不齐，仅供参考。
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