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为什么DCT架构的发生相位误差比较差
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最近重新思索MT6139的相位误差问题，也对MT6139和AD6548和MT6253的发生架构详细看了一下，虽然从项目来看，确实AD6548和MT6253（OPLL）的项目相位误差都比较好 ，RMS基本在1以下。那为什么MT6139这种DCT架构的发生的相位误差就这么容易出问题呢？哪位了解的请详细的给大伙讲讲，谢谢！
我记得DCT一般会引发DC offset，相位误差不就是它的实部吗，这就是DCT的弊病。好多transceiver为了避免DC offset，均采用低中频变频。
楼上的说的不对，DC OFFSET是接收机的问题。
之前看了RFMD一位FAE发的一篇文档，详细讲解了DCT架构的相位误差调试方法，但他也不知道其中的原因。看来了解的人真的很少啊！
还是期待有资深工程师来解答一下！
mark, mark 学习
Below is my own opinion.
The root cause is due to isolation between RF/LO port in up-coversion mixer. That problem is so called LO leakage/RF injection.
While in opll that's not a problem, since Loopfilter can eliminate most of the spurious,with mixer actually performs down-conversion;
the isolation between RF/LO port can be minimized.
请问你们采用的是极化调试的还是直接上变频的芯片啊？
其实并不是说这种架构的PE就会差，只是MTK做的烂而已啦
申明：网友回复良莠不齐，仅供参考。
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