- 易迪拓培训,专注于微波、射频、天线设计工程师的培养
AMD“Piledriver”芯片频率有望突破4GHz
录入：edatop.com 点击：
美国Cyclos Semiconductor公司宣布，其谐振时钟网络（Resonant Clock Mesh）技术被美国AMD公司（Advanced Micro Devices）封装在了新一代处理内核“Piledriver”（开发代号）中（英文发布资料）。此次的成果是两公司与Cyclos独立前所在的美国密 歇根大学在正于美国旧金山举行的“ISSCC 2012”上共同发表的（演讲序号：3.7）。
Piledriver是最近开始供货的 “Bulldozer”的新一代处理器内核架构。将来会应用于服务器MPU“Opteron”等产品。此次采用32nm工艺以Piledriver架构试 制了由64个处理单元构成的处理器内核。时钟频率超过4GHz。利用Cyclos的揩振时钟技术实现了该时钟网络。采用该技术后，与普通时钟网络相比，可 将时钟分配的功耗最大减少24％。另外，不仅功耗大幅降低，时钟偏移也得到充分减小。整个芯片有望最多降低10％的功耗。
Cyclos以此次的技术实现商用化为目标，于2006年从美国密歇根大学分离后创立。以前曾与英国ARM公司一起使用ARM9内核验证过该技术的有效 性，但以商用为前提得以采用还属首次。据Cyclos介绍，谐振时钟网络技术的原理并不难。具体而言，就是在时钟网络的电容器和新集成的电感器上构成谐振 电路，将谐振电路的电容器和电感器之间交换能源时的电气信号作为时钟来使用。
谐振电路本身就是时钟发生源，因此无需像已有时钟网络那样使用大的时钟缓冲器。不过，最初需要激发能量交换，而且当谐振电路损失导致能量交换减缓时还要再次激发。Cyclos声称，即便是如此，这些激发所需要的功率也远远小于已有时钟网络的时钟缓存器的驱动功率。
谐振时钟网络技术令人担心的问题是电感器会不会导致芯片面积增大。对此，Cyclos给出了如下解释。电感器是新集成的，因此采用该技术后，芯片面积按 说会平均增加4～5％。不过，很多微细工艺的SoC，其芯片面积决定于I/O焊盘的数量，因此芯片上有“空地”。可以说，在这些“空地”嵌入电感器，就等 同于实际增加的芯片面积几乎为零。
据Cyclos推算，要提供超过1GHz的时钟，需要集成0.75n～1.25nH的电感器，其面积在100μm×100μm以下。而且，工艺微细化后金属布线的厚度会增加，还有利于提高电感值。
Piledriver是最近开始供货的 “Bulldozer”的新一代处理器内核架构。将来会应用于服务器MPU“Opteron”等产品。此次采用32nm工艺以Piledriver架构试 制了由64个处理单元构成的处理器内核。时钟频率超过4GHz。利用Cyclos的揩振时钟技术实现了该时钟网络。采用该技术后，与普通时钟网络相比，可 将时钟分配的功耗最大减少24％。另外，不仅功耗大幅降低，时钟偏移也得到充分减小。整个芯片有望最多降低10％的功耗。
Cyclos以此次的技术实现商用化为目标，于2006年从美国密歇根大学分离后创立。以前曾与英国ARM公司一起使用ARM9内核验证过该技术的有效 性，但以商用为前提得以采用还属首次。据Cyclos介绍，谐振时钟网络技术的原理并不难。具体而言，就是在时钟网络的电容器和新集成的电感器上构成谐振 电路，将谐振电路的电容器和电感器之间交换能源时的电气信号作为时钟来使用。
谐振电路本身就是时钟发生源，因此无需像已有时钟网络那样使用大的时钟缓冲器。不过，最初需要激发能量交换，而且当谐振电路损失导致能量交换减缓时还要再次激发。Cyclos声称，即便是如此，这些激发所需要的功率也远远小于已有时钟网络的时钟缓存器的驱动功率。
谐振时钟网络技术令人担心的问题是电感器会不会导致芯片面积增大。对此，Cyclos给出了如下解释。电感器是新集成的，因此采用该技术后，芯片面积按 说会平均增加4～5％。不过，很多微细工艺的SoC，其芯片面积决定于I/O焊盘的数量，因此芯片上有“空地”。可以说，在这些“空地”嵌入电感器，就等 同于实际增加的芯片面积几乎为零。
据Cyclos推算，要提供超过1GHz的时钟，需要集成0.75n～1.25nH的电感器，其面积在100μm×100μm以下。而且，工艺微细化后金属布线的厚度会增加，还有利于提高电感值。
上一篇：英特尔重返移动领域
下一篇：LTE核心专利分布未定 三关键左右TD-LTE
