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低电流、高速SRAM特性与使用技巧
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网际网路的普及与宽频的增加，让资讯传输的需求日益增加，在各界极力要求网路设备资料处理能力提升的同时，也意味着网路设备使用SRAM必需朝高速化、大容量化方向发展。本文将介绍低电流、高速SRAM的特性与使用技巧，同时探讨SRAM介面的功能。
最近几年网际网路的普及化与宽频化，利用网路传输各种资讯的需求也随着日益增加，因此要求网路设备的资料处理能力大幅提高的声浪也越来越急迫，这意味着网路设备使用SRAM必需朝高速化、大容量化方向发展。
SRAM与DRAM同样都是发挥性记忆体，一旦切断电源记忆体内部的资料会完全消失，两者最大差异是SRAM的存取（access）速度是所有记忆体中最快的IC，而且不需作类似DRAM IC的更新（refresh）动作，SRAM唯一缺点是资料储存容量偏低。
由于网路设备要求高速动作，因此国外厂商陆续推出高速SRAM，有鑑于此本文要介绍一般常用的SRAM与高速SRAM的特性与使用技巧，同时探讨SRAM的介面功能。
SRAM的优缺点
■SRAM的优点
低待机电流
SRAM的记忆盒（memory cell）是由flip flop构成，记忆盒本身具备两种稳定状态，所以只要提供电力就可能永久保存资料，即使SRAM处于待机状态，也可以中止内部所有电路的动作，不需类似DRAM IC必需定期进行资料更新的动作。SRAM待机时的消耗电流，理论上取决于电晶体的漏电电流，所以SRAM的待机（standby）电流非常低。
不需作Restore
DRAM IC读取资料时会破坏记忆盒，所以资料读取后必需再写回（restore）记忆盒，然而更新与回写（restore）动作期间，却无法作读（read）/写（write）动作；相较之下SRAM的记忆盒为flip flop结构可以保存资料，所以随时都可以作连续存取动作。
即使随机存取可以维持与burst access相同的资料转送率
类似对burst access连续位址（address）进行资料的读/写，虽然DRAM IC利用介面处理也可作高速动作，不过SRAM的随机存取特性却无类似DRAM的限制。如(图一)所示，随机存取时SRAM可以维持与burst access相同的资料传送率。
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图一 DRAM与SRAM存取性能的比较
■SRAM的缺点
无法大容量化
高速低电流SRAM的记忆盒（memory cell）是由flip flop构成，所以cell的面积非常大，除了单位cell的元件数量非常多之外，每个cell必要的的导线也非常多，因此SRAM无法大容量化。通常每个cell需要的导线分别是导线一条，GND导线一条，Word Line（文字线）一条，位元线（Digital Line）两条，总共五条。
最近DRAM的容量已经超过1Gbit以上，相形之下SRAM的容量最多只有64Mbit，因此目前SRAM大部分是以4～16Mbit为主。
由于行动电话等可携式电子产品要求大容量SRAM，因此有些厂商利用DRAM cell，开发共用介面大容量模拟SRAM。(表一)是DRAM与SRAM的差异比较一览。
项目
DRAM
SRAM（6 Tr型）
表一 DRAM与SRAM的差异
SRAM的构造
SRAM的记忆盒内的两个flip flop节点（node），分别与读取/写入用转换闸（transfer gate）连接。如(图二)所示SRAM的种类可因flip flop结构分成三种型式，分别是：
●6型；
●高阻抗型；
●TFT型。
6电晶体（transistor；6型）结构是SRAM的基本type，由于它的flip flop是由两个inverter与转换开关（transfer switch）构成，因此每个cell必需使用6个电晶体，如图二(a)。此外cell内部具有P channel transistor（Pch ）与N channel transistor（Nch ），所以必需设置分隔两元件的分隔领域，其结果造成SRAM的cell面积比DRAM大8～10倍。所幸的是SRAM的记忆盒属于CMOS电晶体，因此制作上不需特殊制程（process），目前大部份的SRAM cell都是採用上述结构。
高阻抗型的cell是用阻抗值高达数teraΩ的高阻抗元件取代6型的Pch ，因为高阻抗值元件类似导线是铺设在电晶体表面，所以不会影响cell的面积。由于结构上没有Pch ，因此可以省略元件分隔领域，cell面积也非常小，缺点是制作高阻抗元件必需使用特殊制程。SRAM的动作电压随着制程微细化下降，所以不易维持cell的高电位节点，最近这种结构的SRAM几乎完全退出市场。
TFT型（Thin Film Transistor；薄膜电晶体）的cell，是用薄膜电晶体取代6型的Pch 。由于薄膜电晶体是铺设在Nch 表面上，因此cell的小面积化程度与上述高阻抗型非常类似。此外TFT型是用电晶体维持cell高电位节点（node），因此它的特性接近6型。
由于硅基板上形成的Pch 与TFT型能力上的差异，所以TFT型无法获得6型相同的特性，加上TFT型的制程比高阻抗型复杂，因此最近SRAM很少採用TFT型cell结构。
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图二 SRAM的结构
SRAM的分类
随着使用目的SRAM大致上可分为低电力（Low Power）SRAM，与具备高速动作特性的高速SRAM两大类。
如(图三)所示，高速SRAM的动作方式分为非同步式与同步式两种；(表二)是目前已经商品化SRAM的特性摘要。
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图三 SRAM的分类与用途
■低电力（Low Power）SRAM
低电力SRAM利用低电晶体漏电（leak）电流制程制作，由于低电力SRAM具备低消费电力特性，因此经常被当作行动电话等，可携式电子产品的记忆体使用。
使用DRAM cell制成的模拟SRAM与低电力SDRAM，为了维持资料必需作更新动作，因此无法降低待机时的消耗电力；相较之下SRAM不需更新资料，所以待机电流取决于晶片（chip）上所有电晶体的漏电电流总合。
一般模拟SRAM与低电力SDRAM的待机电流超过100μA，低电力SRAM的漏电电流即使高温状态下只有20μA，25℃时则低于1μA。
■高速SRAM
高速SRAM的动作方式分为非同步式与同步式两种。上述两种方式的SRAM都具备高速特性，因此可以应用在要求高速存取（random access）的设备，例如非同步高速SRAM适用于交换机、行动电话的基地台与IC测试仪器等领域；同步高速SRAM则适用于网路设备的缓冲器记忆体（buffer memory）等领域。
■非同步式SRAM
(图四)是非同步式SRAM的Timing Chart。非同步式SRAM的控制指令（command）只有晶片选择信号（）、写入指令信号（）与输出enable信号（）三种，所以指令结构非常简洁。例如X16（资料bus为16bit）虽然有控制各8bit资料bus读/写的与脚架（pin），即使如此控制脚架总共只有5支。
非同步式SRAM无外部输入的clock，所以存取时间是在输入至SRAM的位址与信号其中一个，以最后确定的信号开始作时间的定义。确定位址之后的存取tAA，亦即利用选择晶片开始的存取是利用tACS定义。以编号为μpd444016的非同步式SRAM为例，存取时间tAA与tACS最短只有8ns。至于读取动作，由于输入的资料到达cell之前会维持原状并直接传送写入，因此晶片的读取（read）时段（），必需持续保持写入的资料。
■同步式SRAM
同步式SRAM会与外部clock同步动作。如(图四)所示市面上出现许多具备利用介面、控制指令与clock输入方式，达成上述同步功能的产品。随着应用上的需求，一般认为未来SRAM特性出现明显的差异。
接着要介绍标准型同步式SRAM，也是全球首创的PBSRAM（Pipeline Burst SRAM）的特性。事实上1995年问世的PBSRAM，是为了搭配CPU而开发的二次cash memory IC，初期的高速PBSRAM可用66MHz动作，量产后价格降低才逐渐被应用到PC以外的领域。随着CPU制程的微细化，原本外嵌式PBSRAM目前几乎都内建在CPU内部，在此同时PBSRAM却成为同步式SRAM的标准规格。早期的PBSRAM容量为1Mbit，动作速度为66MHz，目前已经发展到容量为8Mbit，动作速度更超过200MHz以上。
PBSRAM的特性
PBSRAM属于同步式SRAM，它可与外部输入的clock同步动作，位址、控制指令、资料都是以clock站立edge抓入电阻。PBSRAM本身具备输出电阻（resistor），因此输出资料是先抓取位址与控制指令，再从下个clock站立edge的timing输出。
图四是PBSRAM的方块图。
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图四 PBSRAM的方块图
PBSRAM的衍生产品
■Single/Double Cycle Deselect
将BSRAM的设成“H”，晶片设成非选择状态时，输出脚架会变成为高阻抗timing，因此出现两个衍生产品。一个是抓取状态后，从下个clock的站立透过输出脚架，变成高阻抗状态的Single/Double Cycle Deselect，亦即所谓的SCD产品；另一个是2 cycle后，从clock变成高阻抗状态的Double Cycle Deselect，亦即所谓的DCD产品。
SCD与DCD两者只有变成高阻抗状态时timing上的差异，其它特性几乎完全相同，因此实际使用时，例如数个PBSRAM或是控制器与bus连接，只需决定使用哪个SRAM即可。
■Flow Through SRAM
Flow Through SRAM亦即所谓的FTSRAM，是去除PBSRAM输出电阻之后的SRAM衍生性产品。它的控制指令、位址资料抓取timing与PBSRAM完全相同，所以写入动作与PBSRAM没有任何差异。至于读取动作，由于FTSRAM没有输出电阻，因此资料被抓入位址后会从clock站立edge输出。
FTSRAM抓取位址后会在cycle期间输入资料，从控制端观之它的输入属于同步式，输出则属于非同步式的SRAM。如上所述FTSRAM没有输出电阻，所以一直到输出资料确定之前无法输入下个位址，这意味着FTSRAM的频率比PBSRAM更不易提高。
高速同步式SRAM的发展经纬
(图五)是高速同步式SRAM的发展歷史一览，由图可知高速同步式SRAM可分为：
●Flow Through SRAM；
●Pipeline Burst SRAM；
●ZEROSB SRAM；
●QDR SRAM；
●DDR SRAM。
高速同步式SRAM主要是应用在CPU的cash，以及网路设备的缓冲记忆体等领域，其中类似ZEROSB、QDR、DDR等SRAM，可作200MHz以上的高速动作。接着要介绍ZEROSB、QDR及DDR等高速SRAM的特性。
图五 高速同步式SRAM的发展
事实上QDR与DDR高速同步式SRAM的规格是由NEC、三星、Cypress与IDT等厂商共同制定。(表二)是高速SRAM的特性一览。
2.5V/2.5V1.8V/15.V或是1.8V1.8V/15.V或是1.8V
资料输出/输入为相同埠时称为“Common I/O”
资料输出/输入为各别埠时称为“Separate I/O”
表二 高速SRAM的特性一览
高速同步式SRAM的特性
■切换读/写时无dead cycle
网路设备的缓冲记忆体必需作频繁的读/写切换动作，传统同步式SRAM的资料写入方式与利用cycle输入位址方式完全相同。如(图十)所示持续读/写动作时会产生dead cycle，因此ZEROSB SRAM针对位址输入，首先使资料输入的timing延迟，接着再消除交互读/写动作时的dead cycle，如此便可提高data bus的效率。
读取时利用clock站立edge抓取位址，2 clock后才输出资料；写入时虽然也是利用clock站立edge抓取位址，不过并不是使用相同clock抓取资料，而是与读取动作一样2 clock后才输入资料，也就是说不论读/写都是输入位址2 clock之后才输出入资料，所以即使交互进行读/写动作，data bus也不会发生冲突作高效率动作，除此之外具备2 bit的burst counter的burst，也可以顺利动作。
■具备Pipeline Burst与Flow Through两种方式
ZEROSB SRAM具备Pipeline Burst（PB）与Flow Through（FT）两种方式，PB方式是在位址输入后2 clock后才输出入资料，FT方式则是1 clock后便输出入资料。虽然两者的资料输出入timing不同，不过data bus都无发生冲突之虞，而且可作高效率动作，唯一差异是PB方式可以支援高频动作。μPD44321361是FT方式代表性的产品；μPD44321362则是PB方式代表性的产品；ZEROSB可与「NoBL」、「NtRAM」等SRAM具有互换性。
DDRⅡSRAM的特性
DDRⅡSRAM可以连续作读取或是写入动作，以系统而言它的动作效率非常好。若是频繁切换读/写动作的场合，或是要求同时处理读/写动作时，建议读者改用QDR比较适合。
DDRⅡSRAM若与传统一个cycle只能处理一个资料的SDR（Single Data Rate）比较的话，DDR（Double Data Rate）方式的SRAM，可以一个cycle处理二个资料，也就是说DDR SRAM的资料处理能力是一般SDR的两倍。
DDR SRAM可依照burst长度分为burst长度2与burst长度4这两种型式，由于burst长度随着型式被固定住，所以作业途中无法停止burst。μPD44164362是burst 2代表性的产品，μPD44164364则是burst 4代表性的产品。
■小burst长度2的DDRⅡSRAM特性
DDRⅡ SRAM具备两条输入clock，是位相相差180°的信号，分别以各自的站立edge抓取read data。此外DDRⅡ SRAM还具备两条输入clock，是位相相差180°的信号，也是输出资料的参考（reference）clock，因此同样是以各自的站立edge抓取read data。
若固定成“H”的话可以不用，此时资料的输出入可用的站立edge控制。除此之外DDRⅡ SRAM还具备 echo clock输出，由于它与资料输出同步，所以可以当作资料有效性指标使用。
有关DDRⅡSRAM的读/写控制，它是以执行，如果的站立edge为“L”时，若也是“L”的话，就成为写入（write）动作；若是“H”的话，就开始执行读取（read）动作；若是“H”的话，则不会进行读/写动作，此时会抓取读取位址或是写入位址。写入资料是用burst长2，从下个cycle的K的站立edge抓取；读取（read）资料是用burst长2，从下个cycle的的站立edge抓取。
■burst长度4的DDRⅡSRAM特性
burst长度4的DDRⅡSRAM的基本动作特性，与burst长度2的DDRⅡSRAM几乎完全相同，唯一差异是两者的burst长度。
QDRⅡSRAM的特性
如上所述在相同埠（port）进行资料输出入的DDR SRAM，无法同时处理读取资料与写入资料。此外SRAM与CPU、ASIC连接后，在data bus中从SRAM输出的读取资料，与从CPU、ASIC输出的写入资料来回交易，设计上要避免高速动作时彼此的资料发生重叠，事实上非常困难，因此厂商推出QDR SRAM。由于QDR的资料输出入埠各自分开，所以可同时处理读/写资料，上述资料再用双重资料率（double data rate）转送，单位cycle最大可以处理四个资料，因此称为QDR（Quad Data Rate）SRAM。
QDR SRAM可依照burst长度，分为burst长度2与burst长度4两种型式，μPD44165362是burst 2代表性的产品，μPD44165364则是burst 4代表性的产品，由于两者的使用方法略有差异，因此接着要具体介绍差异内容。
■burst长度2的QDRⅡSRAM特性
QDR也是利用抓取读取资料，再用输出写入资料。若固定成“H”的话可以不用，此时资料的输出入可用控制。此外QDRⅡSRAM还具备 echo clock输出。
QDRⅡSRAM利用与进行读/写的控制，的站立edge若是“L”的话，就成为读取动作，如果也是“L”时，便开始执行写入动作；都是“L”时可以同时开始执写入与读取动作；反之都是“H”时，则不作写入与读取动作。虽然读取位址与指令同时利用K的站立edge抓取，不过写入位址却是利用下个的站立edge抓取。写入资料与指令同时从K的站立edge，以burst长2开始，不过一直到利用下个抓取位址之前，则用内部电阻维持资料。读取资料抓取指令后，再用下个cycle的的站立edge以burst长2输出。
■burst长度4的QDRⅡSRAM特性
burst长4的QDR是以的站立edge抓取或是，换句话说QDRⅡ是用的站立edge开始读取或是写入动作，并与指令同时抓取读取或是写入位址，它与利用的站立edge抓取写入位址的burst长度2的QDR不同，在burst长度4的QDR，位址只用K的站立edge抓取。写入资料是从下个cycle的K之站立edge，以burst长度4抓取。读取资料是从下个cycle的之站立edge，以burst长度4抓取。QDRⅡ交互进行读取/写入动作时，bus效率最高。
如上所述QDRⅡ SRAM具备各自资料输出入埠，所以在频繁切换读取/写入动作的系统，或是要求同时处理读取/写入动作的系统，可以充分发挥它的特性；相对的只作连续读取/写入动作的场合，具备各自资料输出入埠的QDR就不适用，这种情况建议读者改用DDR SRAM。
介面电路
为了使QDR、SRAM、DDR与SRAM发挥它的特性，加上介面特性尤其是对高速动作具有决定性的影响，因此QDR、SRAM、DDR与SRAM内建各种介面功能。(表三)是高速SRAM的介面与信号Level特性摘要。
■高速动作用介面的特性
利用HSTL降低信号的振幅
一般高速SRAM的介面电路都是採用HSTL（High Speed Transistor Logic）或是LVTTL方式。ZEROSB可以支援LVTTL介面；QDR、DDR则支援HSTL介面。如(图六)所示LVTTL属于信号振幅极大的介面。信号输入的“H/L”（VIH/VIL）分别使用70％与30％的介面电源电压（VDDQ）。相较之下HSTL介面则是小振幅动作方式，动作时必需从外部提供参考电位（Vref），接着在内部针对电位将Vref小振幅增幅，直到可以作动作Level判断为止。信号的输入会对Vref电位以+0.2V/-0.2V小振幅进行判断。HSTL介面可以将bus的信号小振幅化，所以将bus作终端可以有效达成信号传输高速化的目的。高速动作时若将clock、data与address所有bus作终端的话，可以获得很好的高速信号传输效果。
表三 高速SRAM的介面与信号Level一览
图六 LVTTL与HSTL介面
■HSTL可以调整Vref电位，此外Vref电位需与bus的终端电位略微错开
由于Vref电位可以调整，因此适用于要求封装后，为确保动作极限（margin）进行的Vref电位调整作业。必需注意的是HSTL介面的Vref电位，若与bus的终端电位完全相同时，当系统故障造成驱动bus的输出驱动器变成open状态，此时SRAM的输入驱动器可能会波动，尤其是clock输入驱动器，或是控制复数个SRAM的场合，它的消费电力往往会超过正常动作的需求，因此设计上可以将Vref电位需与bus的终端电位略微错开。由于此对策的副作用是信号振幅的动作极限会略为降低，所以设计时必考虑实际的容许范围。
■可防止通信资料波形溃散的CID电路
控制输出阻抗的电路
事实上QDR与DDR内建有可以调整元件（device）输出阻抗的CID（Controlled Impedance Driver）电路。一般元件的输出阻抗与data bus的传输线路阻抗相异时，反射噪讯（noise）会引发overshoot与undershoot，进而使输出资料的有效期间变窄。如果施加overshoot与undershoot造成的定额以外的电压，可能会导致元件内部产生过电流，甚至破坏元件等严重后果。此外输出资料的有效期间恶化，会使资料收信端的CPU、ASIC的set up/holder AC timing恶化，因此必需针对元件的输出阻抗与data bus的阻抗（impedance）进行整合，才能有效防止输出波形偏斜。
输出阻抗的控制方法
将阻抗RQ连接至输出阻抗matching输入端亦即ZQ端子，输出阻抗就可以获得的RQ×0.2的调整。
RQ的对向极为接地（ground），输出阻抗的设定范围从35Ω到70Ω。此外各资料输出与CQ、的输出阻抗也是作相同控制，值得一提的是ZQ端子可与接地连接或是作open状。
■bus作终端可使信号传输高速化
如(图七)所是将data bus作终端，可以使输出波形偏斜抑制在最小范围，如果整合上述CID电路bus的终端，以及data bus送、收信端的阻抗，理论尚可以使反射噪讯抑制在最小范围，加上利用data bus的终端可以使信号达成小振幅化的效果，使得信号的迁移时间大幅缩短，所以上述方法非常适用在信号传输高速化的系统。除此之外信号小振幅化，对降低电磁放射有非常正面的助益。
图七 Data Bus的终端方法
■可以扩大输出资料有效期间的DLL电路
利用250MHz动作的QDR，资料输出期间只有2ns
QDR与DDR每个cycle可以输出两个资料，若与每个cycle只输出一个资料，类似ZEROSB的单资料率（single data rate）比较时，QDR与DDR输出资料有效期间只有ZEROSB的一半，所以高速动作时必需将上述有效期间也一併列入考虑。
例如以250MHz动作的QDR与DDR，它的clock周期为4ns，在此期间会输出两个资料，因此各别可利用的期间实际上只有2ns，然而制作上的精度分佈、电源波动、温度与使用环境的差异，极易造成资料输出的存取、维持时间产生波动，进而大幅削弱上述有效期间，严重时收信端的CPU与ASIC可能无法正确抓取资料，系统无法稳定动作，因此设计上必需进行对策，防止发生上述现象，进而确保有效期间的最大极限。
可以调整资料与clock timing的DLL电路
如(图八)所示，DLL（Delay Locked Loop）电路具备维持有效期间的最大极限的特性，它可以恆时使输出资料的切换点，与C、（未使用时为K、）的clock的站立edge维持同步，进而消除（cancel）资料输出存取与维持时间的波动，确保有效期间的最大极限。
DLL电路可以使250MHz动作的存取低于0.45ns，不过结构上的限制，DLL电路有动作频率下限的困扰。以μPD44165362而言DLL的动作频率下限为120MHz，低于此频率动作时会固定并关闭DLL功能。对高速动作元件而言，维持系统的稳定性，才能作元件之间的资料转送，这意味着DLL搭配CID电路乃是设计者必需考虑的项目之一。
图八 利用DLL电路扩大输出资料的有效期间
採用内部导线较短的BGA封装方式
QDR与DDR採用低阻抗成份对高速动作有利的BGA封装方式，而且还支援IEEE1149.1规定的JTAG功能，即使封装后也可以利用测试端的测试码（test code）进行测试。
结语
以上介绍SRAM与高速SRAM的特性与使用技巧，同时探讨SRAM介面的功能。尤其是选择SRAM时，必需根据控制器的规格、操作频率以及读/写的比率作整体考量。
此外QDR与DDR具备支援高速动作的介面功能，对高速动作而言维持系统的稳定性，乃是元件之间的资料转送关键要素，因此设计上必需将介面特性也一併列入检讨。
由于网际网路的普及化与宽频化，利用网路传输各种资讯的需求也随着日益增加，要求网路设备的资料处理能力大幅提高的声浪也越来越急迫，因此一般认为QDR SRAM与DDR SRAM会越来越普及。(本文原载于零组件杂志）
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