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FPGA出2片DDR2
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Altera 484 pin FPGA出2片DDR2，因FPGA脚位对DDR出地址数据线没什么规律，现请教如下
6层板层叠：L1-GND02-L3-POWER-L5-BOTTOM，不想增加层数了。
现在这样处理不知道可不可以：
1，时钟线从顶层打孔到L3再经过终端电阻到两片DDR2了。数据线主要L1层，L3层也有。L6层基本没走线了。
2，地址线因脚位全部在FPGA内部，1.8V电容在底层占了很大部分位置，所以地址线选择全部走在L5层。
以上搭配可以不？是否因为L5走地址线的话破坏了L5层的GND？另外时钟线过孔是否太多？
图中L1绿色，L3紫色，L5灰色，L6蓝色。长度还没调，下图仅大致考虑。
6层板层叠：L1-GND02-L3-POWER-L5-BOTTOM，不想增加层数了。
现在这样处理不知道可不可以：
1，时钟线从顶层打孔到L3再经过终端电阻到两片DDR2了。数据线主要L1层，L3层也有。L6层基本没走线了。
2，地址线因脚位全部在FPGA内部，1.8V电容在底层占了很大部分位置，所以地址线选择全部走在L5层。
以上搭配可以不？是否因为L5走地址线的话破坏了L5层的GND？另外时钟线过孔是否太多？
图中L1绿色，L3紫色，L5灰色，L6蓝色。长度还没调，下图仅大致考虑。
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,能帮我解答下不？
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