DDR3走线分组

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请教大家，DDR3走线要分几组呢，每组是哪些线呢

具体DDR3信号走线等长，以16bit DDR3 为例
一、时钟信号CLK
时钟信号CLK 的长度要求如下：
1、CLK 信号走线长度最长不能超过4inch；
2、CLK 差分对信号走线严格走差分，差分对内部走线的长度差推荐小于5mil，即：
|LCLKxP-LCLKxN| < 5mil；
3、DDR 走线线宽和线间距不能小于4mil。
二、数据选通信号线DQS
数据选通信号线DQS 的长度要求如下：
1、DQS 差分对内部两根信号线严格等长，差分走线长度偏差推荐小于5mil，即：
|LDQSxP-LDQSxN| < 5mil；
2、DQS 以CLK 时钟走线长度为参照进行走线，其走线长度相对于CLK 的走线长度
允许的偏差为±250mil，即：LDQSx = LCLKx +/- 250mil。
三、数据信号线DQ[0:31]
数据信号线DQ[31：0]的走线长度以DQS 作为参考，偏差50mil，具体如下：
1、DQ[7:0]以DQS0 的走线长度为参照进行走线，允许偏差范围为50mi，即：
LDQ[7:0] = LDQS0 +/- 50mil；
2、DQ[15:8]以DQS1 的走线长度为参照进行走线，允许偏差范围为50mil，即：
LDQ[15:8] = LDQS1 +/- 50mil；
3、DQ[23:16]以DQS2 的走线长度为参照进行走线，允许偏差范围为50mil，即：
LDQ[23:16] = LDQS2 +/- 50mil；
4、DQ[31:24]以DQS3 的走线长度为参照进行走线，允许偏差范围为50mil，即：
LDQ[31:24] = LDQS3 +/- 50mil；
5、数据走线推荐以 GND 层为参考平面，在无法满足的情况下，要求同组同层走线。
四、数据掩码信号线 DM
数据掩码信号线DM 的走线长度以DQS 为参考，要求如下：
1、DM0 以DQS0 的走线长度为参照进行走线，允许偏差范围为50mil。
2、DM1 以DQS1 的走线长度为参照进行走线，允许偏差范围为50mil。
3、DM2 以DQS2 的走线长度为参照进行走线，允许偏差范围为50mil。
4、DM3 以DQS3 的走线长度为参照进行走线，允许偏差范围为50mil。
五、地址信号线ADDR[0:14]
地址信号线ADDR[0:14]的长度要求如下：
1、ADDR[0:14]以CLK 时钟走线长度为参照进行走线，允许的差范围为100mil，即：
LADDR = LCLK +/- 100mil；
2、地址线采用 T 型走线，T 点到Hi3531 端管脚的走线，最长不超过2inch；T 点到
DDR 颗粒端管脚的走线，最长不超过1inch。
六、控制信号线
控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT 的长度要求如
下：
1、控制信号线以 CLK 时钟走线长度为参照进行走线，允许偏差范围为100mil；
2、为减小信号反射，建议所有 DDR3 SDRAM 接口信号走线避免穿越电源地分割区
域，保持完整的电源地参考平面，单板PCB 设计时传输线阻抗控制在50Ω±
10%，DDR3 时钟差分线阻抗控制在100Ω±10%。
以上仅供参考，这个是支持总线频率：533MHz～620MHz，如频率跑的低可以适当放大误差。

地址线和控制命令线可以按照一组来画，这个遵循2W原则就可以了。而数据基本上要遵循3W原则，CLK可以尽量大于3W。
按照上面的说明，一组一组的分好，再去做等长就可以了。

走线时要求同组等长，是只分分数据组和地址组么？
控制信号线和地址信号线要等长吧？

以16bit DDR3 为例,走线分以下几大组：
1、时钟信号CLK。
2、数据选通信号线DQS。
3、数据信号线DQ[0:31]。
(1) DQ[7:0]以DQS0 为一组。
(2) DQ[15:8]以DQS1 为一组。
(3) DQ[23:16]以DQS2 为一组。
(4) DQ[31:24]以DQS3 为一组。
数据走线推荐以 GND 层为参考平面，在无法满足的情况下，要求同组同层走线。
4、数据掩码信号线 [0:3]；
5、地址信号线ADDR[0:14]；
6、控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT；

嗯，受教了，谢谢如此详细的解答
看了版主的视频，具体走线时分组似乎有点小不同：
pcb上具体走线时：以16bit DDR3 为例
数据组分四组：
每组包括：DQ(8),DQS(2),DM(1)
地址线一组：
每组包括：ADDR(15),BA(3),DM,CKE,CSN、WEN、CASN、RASN、ODT ,CLK/CLK-N
不知道你们走线时是怎么分组的，是不是地址线和控制命令线分开分成两组？
按上面的分发，要求同组同层的话，地址线这组显得有点多，走线时应该会占很多空间
刚学这个，很多还知识耳闻目染，谢谢哦

嗯，谢谢啊，记得在哪里见到过有说同组的线过孔数要一样，可是看到的板子几乎都没有这样做呢
难道是我理解错了？

学习了

我也是纳闷，都说要同组同层同过孔，不过看到的板子好多都没这样做，毕竟这样做在板子面积有限的情况下太难了，包括原厂的demo同组数据线也是分了3层走线(top bottom S1),但是不知道他们是怎么控制不同层的影响的