DDR设计规则

录入：edatop.com 点击：

各位大侠：
国产MID太多芯片都会用到DDR3,但设计规则还不是很了解，哪位大侠共享关于等长线，容差的要求。

我也想知道，自己最近也在研究。期待高手点拨。
我了解到的：
1.首先就是信号长度匹配，把信号分组做长度匹配：
数据类：
（1）DQ07，DQS0和DQS0#,DM0一组需要做匹配，至于匹配长度应该怎样确定还没有弄明白。
（2）DQ8-DQ16，DQS1和DQS1#,DM1分为一组。
（3）.......
（4）DQ24-DQ31，DQS3和DQS3#,DM3分为一组。
剩下的地址，控制，命令和差分时钟分为一组。（或者把差分时钟独立出来自成一组）
2.为了防止信号线之间串扰。一般线间距（边沿到边沿）遵循3W原则，如果空间有限的降低要求2W即可。
3.阻抗要求：对于单端信号一般做50ohm +/-10%，差分类信号做100ohm +/-10%。