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logic电路图发送到layout可能有错

录入:edatop.com    点击:
logic做好的电路图,然后直接发送到layout,每次都出现这个界面:

不知道是什么原因?
error文件见附件,请高手帮忙解释一下啊?里面写的错误都是些什么东西呢?
study.err.zip

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