3月30日 电源完整性的PCB设计 培训学习心得

我来晚了。我也是这次参加培训的幸运儿之一。
先跟论坛里新坛友们分享一下我是如何获取培训机会的吧。想必会有很多人想知道。
想获得参加培训机会的做法很简单，做到三点：真心、热心、恒心！
真心：要本着真心来这儿做技术交流，而非其他广告目的。
热心：多发帖多回帖，热心帮助像我这类的菜鸟们解答疑问。
恒心：坚持每天登陆，攒够200积分，并密切关注培训动向，总一次你能逮着机会！
好，言归正传。这次的培训对我来说，来之不易，我为之守候了近一年时间，自去年上旬开始涉入这行学PADS始初加入论坛，我便几乎天天登陆。在这儿我学到了很多东西，有软件使用小技巧，有优化设计之理念，有生产工艺上的知识。总之，我在这儿成长了很多，从一个未学过电子的门外汉到如今也能画着多层板的菜鸟，历程虽然艰辛，但也无怨无悔，既已选择便不抛弃不放弃。
由于本人基础、水平、口才有限，故以下对于电源完整性的所有说法与论述仅代表本人个人观点，不代表EDA365之立场，不作权威依据，仅供像我这样的菜鸟们参考
一、 概念的通俗理解
电源完整性：顾名思义，就是电源在传输过程中无损耗无损失，从头到尾都一样的给力！
一、 电源完整性设计目标：
①， 使电源在传输过程中尽可能地不损耗不损失，从头到尾都一样的给力！
②， 无法避免损耗时，控制损耗在允许范围内。
这里的“损耗”换成专用名词就是：“压降、噪声”。而这里的“噪声”非生活中的噪音又类似生活中的噪音，通常是我们不需要的、需要抑制的东西。
二、 压降、噪声产生的因素
压降、噪声既然无法完抑制，那它们产生的原由是什么呢？它的来源有以下三大点：
①，稳压芯片输出的电压本身就不恒定，会有一定的纹波。
②，稳压电源无法实时地响应负载对于电流需求的快速变化。稳压电源能够实时响应的变化频率有个固定的范围，超过了这个频率范围则在电源的输出引脚处会出现电压跌落。
③，负载瞬态电流在电源路径阻抗和底线路径阻抗产生的压降。
（这是我之前听于争博士的课学的）
这里的“阻抗”需要向我这级别的菜鸟普及一下。这里的“阻抗”不单纯是我们中学物理里的电阻，它是指：在具有电阻、电感和电容的电路里，对交流电所起的阻碍作用叫做阻抗，是以电阻值为实部和电抗值为虚部的复数，单位也是欧姆。
三、 实现电源完整性Layout方法
按画板顺序来：
1，叠层
对于四层及一下的双面板，不用说，中间层搞个完整的地平面就基本没问题。
但对于六层以上多层板，那就有点讲究。那就是不管你把参考地放哪儿，电源层都必须毗邻于地平面，他们俩中间不要夹走线层，而且在工艺上还得要求他们俩间的介质尽量薄，控制在5mils一下，不要超过10mils。这样做的原理肖工说是能形成板级电容，具滤波作用。我的粗俗理解是，一正一负，相当于一火一零最近，回路最短。
对于需搞多个电源层多层板的话，任何俩电源层不要扎堆，就是不要让他们做邻居。他们中间要夹其他层，若非要这样做的话那就必须把他俩间的介质做厚，厚到不激怒结构工程师的程度都可以！
2，布局
说到布局，请允许我插一句布局思路，我的布局思路一般是根据原理图，按电路功能分模块，把PCB部分的所有元件分成一组一组的，然后以组为单位依据结构依次放入板框，最后再微调。
那么第一步分组时，IC的滤波电容要挨近IC电源脚摆放，而且遵循按容值由小到大的顺序由近渐远原则。因为小电容滤波半径小，大电容滤波半径大，故小电容要更接近于波源。何为滤波电容，这里也向像我这样的菜鸟们说明一下，滤波电容有很多种，但原理图中IC电源脚上悬挂的电容一定是滤波电容。
电路模块也分好了后，那就是整个板面规划。这里就要遵守电源模块往外靠边放，其他电路模块尽量往里放，比如充电电路部分自然是要放在充电插座（如USB插座）那个角落。
电源模块靠边了后，其他模块就遵循数字电路模块与模拟电路模块分开，数模不要靠太近，保持1mm(40mils)以上安全间距，条件允许的话还可以给他们加个铁皮罩。你若问我如何分辨数字电路与模拟电路，我也不晓得，我也没学过数电模电。我只知道我是傻帽似的看原理图IC的GND脚是接DGND还是AGND/GND，若是前者那我便姑且把它们看成是数字电路部分。
3，布线
电源网络布线遵循以下2点：
a，尽可能给到最大线宽，即时其电流小也至少要给到12mil以上。一般手机USB_5V我通
常是给到40mils以上。
这里有个参考依据：
当铜皮厚度均为1oz(读音：àngsī)时：
表层：1mm宽（约40mils）走线能过最大电流为：1A
内层：1mm宽走线能过最大电流为0.5A，为表层的一半。原因：肖工说是内外层介质与散热差异所致。
另外，走大电源线在换层处应多给两个孔。这好比湍急的水流在弯曲的沟渠里奔流时，我们要在沟渠弯曲点上多挖坑，以免奔腾的水流激起飞溅的浪花。
b，星型连接。
（这点培训时未讲到，请允许我补充一下）
理论上电源网络都应该采用星型连接，但实际中我们则经常要对一些电压或电流大，包括瞬态大电流的电源线采取星型连接方式走线，如VBAT。
这种电源走线方式在手机、MID等甚至工控类产品中极为常见。所谓星型连接就是有某一点向外许多点辐射，整个网络走线成光芒四射的五角星状。如VBAT通常是以电池附近的滤波电容脚为中心向各个受用点上辐射连接。这种连接方式就是为了减小阻抗削减压降，旨在让每个受用点得到的电压值都与总电压靠拢。
4，敷铜
对于某些大电压大电流电源线我们除了走线加宽外，通常还需要给它进行包大面积铜皮。目的有二：其一，进一步加宽走线减小阻抗削减压降，其二，大面积铜皮有助于散热。所以给电源线包铜皮的话只要有空间就往大了包，而且形状上尽量成均衡规则的形状，不要包成时大时小的不规则形状。
敷铜的另一种就是对电源平面灌铜。
当电源平面只有一种电源网络或只对一种电源灌铜时把握一点即可：尽可能让整个平面灌满，避免出现铜皮被其他网络走线分割成许多独立的块状，尽可能让整个平面的灌铜四通八达。
当然电源平面有多种电源网络且需要对多种电源网络灌铜，这就需要做电源层分割，做电源层分割规划需要讲究2点：
a，每个电源灌铜区域应该成规则形状，避免出现细长、或时大时小的不规则形状。要做到这一点就需要灵活融通：在规划灌铜区域时就不需要死板非得将该电源网络上的所有pad、via，trace框在其内，可以适当的暂时割舍某些位置偏远的pad/via/trace，然后着重拉一条粗线到被丢弃的pad.
b，不同电源网络的灌铜框边缘间距要保持足够大，尤其是大电压电源与小电压电源的灌铜间距必须保持绝对的安全间距。
这里有个参考数据：
当俩电源电压差值ΔV≤12V的电源间：保持间距≥0.5mm(20mils)
12V＜ΔV＜48V电源间：保持间距≥1mm(40mils)
ΔV≥48V电源间：保持间距≥2mm(80mils)
理由是：俩电源电压差越大，其中的大电压自身产生的波纹对其中小电压的冲击越大，所以要拉大他们俩的距离，以免相互干扰。
5，阻抗设计
板子画好了后我们Layout工程师通常需要给板厂一套制板文件。制板文件可以包括很多东西，有CAM文件(Gerber文件)，有注明最小线宽线距说明文本，也有阻抗设计说明文件。说到阻抗设计，其实我也不懂。我们平时好像只是对天线或其他敏感信号线做所谓的阻抗控制，其实原则上我们也应该对某些大电流包括瞬态大电流电源线(尤其是交流电源)也应要求板厂做适当的阻抗控制。目的同样是前面所说的减小阻抗削减压降。另外，我们甚至还需要对大电流电源线的镀铜厚度作出要求，一般是要求加厚。前面提到表层1mm宽1oz厚的铜皮能通过的最大电流是1A，当平面上我们没有足够空间过多地加宽走线时我就需要要求板厂在空间上加厚铜皮。
以上这些都是属于生产工艺上的东西。谈到镀铜工艺，培训现场有人提到一个问题，肖工当时也为给出具体回答。这里顺便说出来供大家探讨一起一下。这个问题就是，孔壁内径镀铜厚度我们平日好像是从未对此涉及过，我们通常都是默许为板厂的默认镀铜厚，而且这个板厂默认值具体是多少我们也好像尚未得知。所以我们平时对于过孔的载流能力的估算只是囫囵吞枣地将它想象地剖开成矩形，然后换算成同等走线宽来估算。如孔径0.25mm的VIA就等同于0.785mm(0.25mm *π)宽的走线，于是过流量就是0.785A。这种算法其实很粗糙，因为它未确定VIA内壁镀铜厚，所以大家有谁了解VIA镀铜工艺这块还请赐教....

几个问题及建议
1.请问Jimmy是Intel 的么？记得Intel有两个Jimmy是做Power这块的。
2.大体了解了下此次培训内容，都是些很基础的东西，不是太深入，对没有接触过的人来说是挺好的内容。所以希望Jimmy版主有更深入的讲解！
3.用去耦半径解释小电容要靠近芯片大电容可以远一些不太合理，如果计算一下，去耦半径是很大的，即使是小电容。
4.电源完整性设计不只是保持芯片焊盘上的电压稳定，而是要保持Die内部接收到合适的电压，其实芯片内部也是要做电源完整性的。
5.1Oz铜厚时1mm的线宽能通过的电流能力是个通用的经验值，计算式所用的温升是多少？为何选择这个数值的温升？
6.电容并联摆放是要正反交错，以让电感相互抵消，这个抵消怎么解释？个人认为对电容摆放的那个图右侧是合理的，因为Power脚分布电容的量测，而左边的图还是电容右脚都为Power才对！

版主 五一能不能有培训啊

不知道怎么参加啊

占个楼，等会写心得。先去洗澡去了。淋了一身的雨。
培训心情有感：
第一次参加培训，认识好多人，当然是真人版的，JIMMY，肖工，下沙，毒女，雪花爱上梅花（没想到是个MM），陈总，女未嫁，李秀芳。等等。算了，太多，我也记不过来。（遗憾的是慕小北没来，难道是害羞了吗）不过认识这么多久仰大名的真的很高兴，尤其是大家一起聊天真的很开心。主导者当然是JIMMY老大了，幽默的说话方式，很容易调动气氛。不愧是大师风范。
不过去的时候是下午，我打听到一个好消息，早去的可以蹭到午饭 ，哇哈哈，下次我一定上午就去，哇哈哈。口水ING。好了，话不多说，入正题。
培训心得有感：
今天的培训是：电源完整性
1.概述
电源的来源-----稳压模块------平面--------芯片的PIN脚-------芯片内部
依次从左到右，保证电源稳定的供给芯片。
2.目标
设计的目标需要引入一个概念：阻抗
]误区：注意此阻抗和信号的阻抗匹配是两个概念。别混淆了。
电源从直观考虑：
直流只需要考虑压降。
交流考虑复阻抗（阻，容，感）。
公式：ΔV = ZΔI。（这里的电流由于IC输出一定有波纹，故而一定有变化。）
从公式上看，保证电压稳定（一般的电源噪声裕量5%左右，例：3.3v可以接受的波纹为3.15V-3.45V，不同的稳压IC裕量各不相同），那么
阻抗需要最小。
3实现
要实现上述电源稳定供给到芯片。
一步一步解析：
电源的来源-----稳压模块
电源来源，主要的一种就是DC头，这就是为什么平时我们布局都把稳压IC放在DC头附近，这样电源的来源---稳压模块这一段足够近，可以有效避免压降问题。
稳压模块------平面
稳压电源
芯片本身的输出并不是恒定的，会有一定的波纹。这是由稳压芯片自身决定的，一旦选好了稳压电源芯片，对这部分噪声我们只能接受，无法控制。
平面
需要先合理的叠层，电源和地两个平面需要紧邻，间距不要大于10MIL最好小于5MIL，这样具有最好的耦合，相当于一个电容，拥有最小的交流阻抗，俱很好的滤波作用。（好的叠层才能达到目的）
需要注意的是，尽量不要是2个电源层紧邻，如无法避免，叠层间距需要尽量拉大。
误区：紧邻的电源和地可以不需要在最中间，靠近外侧也可以，只需要达到间距小，紧邻就可以。这个是JIMMY大师专门指出的。
数据和模拟的平面需要分开，空间上不能交错（不管是电源平面还是地平面）
说直观一点，数据和模拟，无论在那一层，都是按照一模一样的平面距离分开。（这里涉及到器件也是一样分开，好的布局才能达到这种完全分开的效果）
平面分割需要保持规则的形状，避免出现瓶颈。
瓶颈的问题即载流能力不过，需要确定的载流能力
表层---1OZ铜厚，1MM粗过1A电流
内层---1OZ铜厚，1MM粗过0.5A电流即内层为外层的1/2。
（貌似肖工专门说了，很多工程师平时看平面都是差不多，凭感觉目测一下。这样很可能导致瓶颈问题出现）
过孔的载流能力---0.25MM(10MIL) 过0.8A电流（这里的孔壁厚度是按照常规来的，可能有的需要提供厚度数据，那样的话载流需要另外计算）
电源平面分割间距
12V以下，列如5V 3.3V 1.8V 1.2V 1V等 间距20MIL足够了
12V以上，40MIL
48V以上，80MIL
平面------芯片的PIN脚-------芯片内部
从平面到芯片，这里是电容的天下了。芯片周围很多的去耦电容。
从小电容到大电容先介绍一下，小电容通常作为去除高频噪声（这里有频率使用范围问题，但是我没详细研究，说不出来，只是知道），大电容滤除低频（也有储能作用）。
电容去耦的一个重要问题是电容的去耦半径，小电容的去耦半径很小，通常是优先最靠近芯片管脚，大电容可以放在外面，他的去耦半径比较大。（当然，能靠近，尽量近，可惜一般BGA下太多的小电容，你不太可能放的下，只能稍微往外放）
（不同的电容，谐振频率不同，去耦半径也不同，这个是原话）
还有一点要注意，在放置时，最好均匀分布在芯片的四周，对每一个容值等级都要这样。通常芯片在设计的时候就考虑到了电源和地引脚的排列位置，一般都是均匀分布在芯片的四个边上的。因此，电压扰动在芯片的四周都存在，去耦也必须对整个芯片所在区域均匀去耦。
最后一条，电容的ESL(等效电感)降低，事实上通常你会看到芯片周围的电容不是一个，而是密密麻麻的一大堆，很多的。这都是为了使用多个相同容值电容以降低ESL。（这中间提到的技巧就是相同容值得电容最好错位打孔，不要相同的一个方向，可以有效的进一步降低ESL）
PS：中间加了一段重要信号线跨分割的问题，比如一对差分时钟，跨分割（当然是不可避免的情况）可以采用使用电容跨接2个平面以解决信号回流的问题，中间采用的容值需要找硬件工程师确认。
以上。
附上：我们发的思考题，你能答多少，就能看出你究竟学到多少。
1为什么大电容可以放在距离芯片较远位置，小电容要尽量靠近芯片管脚放置？
2如何估算线宽和过孔的过流能力？
3叠层是否是走线层越多越好，只要保证电源能连通就可以？
4位了降低电容的等效电感，可以采用多个相同容值电容并联的方式进行滤波？

刚回来，湿身了，收获良多

一直到现在才有时间写心得。第一次去，刚开始都不认识路，去的时候要多研究下邮件中的三维图。
感觉JIMMY人很nice,技术上很OPEN，性格上也是很随和，问他问题一直都是笑的。肖工很有气质，92年的呀，
就理论技术那么缄熟，让我这个80后的感觉差距啊。
来之前看了JIMMY传到网上的那三个资料，但培训后感觉还是收获了很多概念上的东西，有的概念光看看不明白，需要有人
讲解下就清楚了。
1.感觉电源的话最好要会用仿真软件，看压降是否超出了铜皮的载流能力，
看芯片在什么时候产生谐振，谐振点是什么，
看放几个滤波电容，放容值多大的能降低此谐振到正常范围。
2.要降低电源的电压纹波，电压等于电流*阻抗，电流的变化是不可控的，要降低电压纹波唯有通过控制电源的阻抗来控制。
3.电源的瞬态阻抗要小于芯片的目标阻抗，电源的纹波要小于芯片的纹波要求。
4.降低电源阻抗噪声的方法要从三点来考虑：A.电源模块是源头 B.传递途径 C 芯片接收端 。
要降低A点的时候将电源靠板边，尤其是开关电源，如12VIN转整板3.3V的电源模块肯定要放板边，将电源模块和
其他信号线离远点，但如果是非整板供电而是给某个芯片供电的电源则要不要离芯片太远，电源远距离传过来会引入其他的噪声。
要降低B点的时候层叠时间要尽量将电源层有效耦合地，保证电源低阻抗特性和地对电源噪声的耦合吸收，这样可以保证良好的电容滤波，平面分布电容自身就有很好的滤波性能，当工作频率大于500MHZ时，应主要依靠平面图电容滤波。电源离地层间距小于10mil,通常小于5mil.层叠时避免两个相邻的电源层，防止两个电源层噪声互相耦合导致工作电压不稳定。当采用一个电源平面无法实现时，可表面小范围铺电源平面（尽量小范围，不可大面积，会增加电源噪声干扰）。
要降低C点主要通过添加滤波电容，不同容值的电容谐振点不同，滤波半径不一样。大电容谐振频率低，滤波半径大，
小电容谐振频率高，滤波半径大，所以小电容必须靠近引脚，否则超过滤波半径会失去电容特性。所以放电容时小电容应
尽量靠近芯片，大电容可以比小电容放远点。
5.思考题的最后一题我之前答错了，我一直以为用电容滤波应该用不同容值的电容并联来滤波，不同容值电容并联能够在很宽的频率范围滤波，但是不知道也应该采用多个相同容值电容并联，可以降低电容的等效电感。
收获颇多，谢谢EDA365,谢谢JIMMY,谢谢肖工。

偶自己开了个贴写心得
《溺死在Jimmy培训的菜鸟》——信息量太大了一下子涌过来，直接把偶溺死了
原本的偶，在浴缸里扑腾几下，没被淹死，就以为自己会游泳了
这次参加Jimmy的培训，一个一个的巨浪打过来，才明白什么叫知识的海洋……
这次主讲是92年的肖美女
自卑啊人家美女这么年轻，就已经如此有气场了
而且讲得也非常有条理、深刻……
比较有感觉的就是，不墨守陈规，敢于突破教条，懂得灵活变化……
这也在于“知其所以然”！如果只是知其然，必不敢，也不懂得去灵活的变通。
只有知其然亦知其所以然，才懂得、敢于去变，去优化
OK，废话说得有点多了
下面，偶就跟大家分享一下，偶这次培训的笔记
纯属抛砖引玉
一、何谓电源完整性设计
电源完整性设计研究的是电源分配网络PND（既从电源的源头-稳压芯片-平面-芯片引脚到芯片内部这么一个网络）。
二、电源完整性的目标
电源完整性设计就是要把噪声控制在允许范围内，保持芯片焊盘上的电压稳定。
如何做到这点呢？这就要求我们知其所以然了——噪声从哪来？通过控制哪些量能控制噪声呢？
电源的波动，其实是由芯片内部造成的！
芯片内部状态转换过程，电流必定会产生变化，而这个变换就导致了纹波的产生。
这个电流的变化是不可避免的！那么根据欧姆定律我们要让波动保持在一定范围内，就只有让阻抗尽量低！
三、电源完整性的实现方法
1、电源模块
电源模块一般靠近板边、电源入口摆放。
但也不要教条地就认死这一规则。如果某电源模块，只是给单独一芯片而不是整板供电，自然就放在芯片附近即可。
2、内层平面
尽量使电源层有紧耦合的参考地平面。这其实本身就相当是一个电容，比外接的电容要强大的多
叠层时一般都是对称的，并保证至少有一个电源与地紧挨着。
两个压差较大的电源平面不允许在一起。
3、多种电源的分割
分割后的电源平面要尽量规则。这不是为了美观，而是为了避免出现瓶颈。
不要将没有联系的平面之间形成交叠，空间上也不允许重叠。
即分割后的相同平面（如模拟或者数字）无论在哪一层的投影都应该是形状相同，位置相同的。
1Oz铜厚时1mm的线宽能通过的电流分别为：表层1A，内层0.5A。
VIA则按孔的周长来等效走线宽。如0.25mm的孔，周长为0.25*3.14=0.785mm,可通过的电流为0.785A.
4、供电芯片
大电容谐振频率低，滤波半径较大，可放在芯片周围；
小电容谐振频率高，滤波半径较小，必须靠近芯片引脚摆放。
为了降低电容的等效电感，可以采用多个相同容值电容并联的方式进行滤波。并且摆放是要正反交错，以让电感相互抵消。
上面我就回顾、总结一下，偶这菜鸟在这知识巨浪里头，偶尔挣扎着吸取到的一些东西。
不够完整，甚至可能会有些理解上的偏差，还望各位多多指教
下面我想用本次培训的几道思考题作为结尾：
1、为什么大电容可以放在距离芯片较远的位置，小电容要尽量靠近芯片管脚放置？
2、如何估算线宽和过孔的过流能力？
3、叠层是否是走线层越多越好，只要保证电源能连通就可以？
4、为了降低电容的等效电感，可以采用多个相同容值电容并联的方式进行滤波？

我很幸运参加了,回来心情很激动:培训活动中,交流的时候才知道我算最简单的一个,双面板的操刀者,在大家的眼里入不了法眼呀,可是我又是最渴望的一个呀,所以我想把我所听到和我同一个级别的分享一下,大神们就别见笑了
入正题吧:电源的完整性PCB设计,哇一听这个课题是一个科学性的东西,本人完全没概念呀,.现在有了一个简单的理解CB设计时完美解决供电问题(把电源需求的IC管脚当作一个客人,客人有电压要求正负多少,有电流需求,要多少MA,有纯净性要求,时间性的要求,)也就是说我们的PCB设计最终能够符合这些要求的话,那PCB在电源方面就是算OK的.PCB设计时运用或者考虑那些方面,来达到这个目的呢.三个方面
1,电流方面,主要从布线,布电源线重要的是电流载流能力,给的经验:1OZ的铜厚,1MM宽的线过1A倍,内层0.5A/1MM ,布线时要用到过孔,过孔要把周长算出来就是线宽了,如:0.25MM过孔 过流能力是:0.25*3.14=0.785MM 就是0.785*1A/MM=0.785A,加大铜皮和有电源平面应就是很粗很粗的线了
当然更能达到电流过流的能力.这其中有时要注意过流能力的连续性,不能中间有短板出现.就象马路一样,中间有一段窄,会堵车的
2,电压问题:IC脚对电压的要求一是,电压在需求值上下某个范围,并且变化的时间有点快.解决这个问题是神奇电容.PCB设计就是如何处理好电容的放置位置.小电容告近IC管脚位置放,电容就好比一个杯子,装水的杯子,IC需救电源,就是要喝水,随时装杯水在他面前,就能达到需求,至于说要多大的容量,这是电子工程师的事
3,纯净性问题,就是去掉外来的一些干扰.其中最神奇的还是电容问题.大电容放在电源的源头处,去掉一些低频干扰.因为电源源头主要是一些供应源的低频干扰,象有DC供电是5V的,来源于220V开关电原转过来的,那就是一个开关频率大概几十KHZ,象大的电容电解电容在这个频段表现的容性最好,就会去掉这些干扰.打个比方,大电容就是个大孔过滤网,低频就是大一点杂质.小电容告近IC管脚放置,因为IC旁边主要是信号转换一些高频,如时钟,有好多MHZ,这是小电容就在这个频段容性比较好.过滤效果比较好.多层板布板叠层的时候如果把一个VCC整板电源和一个地层相邻也就构成了一个很好的滤波电容器.PCB设计中常用来分开各种电源以减少干扰.最常见的模拟电源和数字电源,平面分开要做到立体性分开,电源分开有一个常 用的间距,如12V以下电源分开间距:20MIL 12V以上80V以下40MIL 80V以上 80MIL 220V以上应按安规要求.
还有好多什么叠层呀.我是搞不懂了,以上就是我的所得了.感谢老师
要想达到老师说的CB设计师通过布局布线,平面,仿真跟电子工程师说那个地方电容可以删,那个地方电容需要加那个水平.对我来说任重而道远.
再一次在各位面前献丑了:培训中间还插了一下常用的过孔: BGA一般用16/8 主要考虑出线和安全间距,其也常用20/10MIL 24/12MIL

Jimmy 公司的90后工程师都有这么高水平，压力好大

细细的读完，谢谢了！

感觉这次培训比上次收获更多
心得还得好好想想
好像大家的心得基本上都涵盖了培训内容。我来说些多余的
此次培训可以说是上次培训的一个复习，比上次说得更加详细。
PCB的电源完整性，其实就是想办法给电源使用端（IC）提供满足要求的电源。
从欧姆定律（U=IR）看，对于一块已经打好的PCB板子来说，唯一不变的量是R，PCB使用过程中，会有很多原因可以引起I的变化，从而导致U的变化，而要把ΔU控制在可以接受的范围内，我们能做的就是在设计之初把R做到最小，这就是为什么电源线线宽要尽量大的原因。
简单地说：源头扼杀——传输路径（多层板的平面、单面或双面板的走线）处理——使用端处理
电容的正确的使用基本上都能搞定这些。
大家的心得好像都没提到模拟区域跟数字区域不能重叠的问题
我有一个问题，希望得到大家解惑：
关于跨分割的问题，多层板是跨分割平面，那对到双层板来说，如果一条信号线下面过两条不同电压的电源线是不是也是一样的影响。

没去参加吉米的培训实在是太遗憾了！不知道下次的PI，SI培训何时才有呢？期待中。EDA365真是高手如云啊。92年的美女就给人家培训于博士主讲的内容，可谓英雄出少年啊。
一万年太久，只争朝夕。

这次报名没有赶上，下次得加油了。

PI此次培训心得归为以下七点：
什么是电源完整性，主要研究就是电源分配网络PDW 。
1。叠层设计要好，推荐叠层中GND与POWER层要挨着，形成很好的平面电容，叠层要避免两电源层一个GND层。最好叠层成对称方法。然后，GND层要靠近元件多的那一面。重要信号不要夸切割，非要切割非常处理
2.铺电源平面，表面其实也可以铺铜改变以往的旧理论电源灌铜只能在电源层：电源铺铜间距参考WPC 说法
3.避免两个电源层在一起。电源层分割要有规则，别山路18弯，不可出现哑玲切割。
4.电源平面防止共震。需要仿真软件，但为了时间和人力，布局时不要很密，还有多放滤波电容可以避免
5.注意模拟地（AGND）与数字GND的分割，这个布局很重要哦，如果布局不重要，切割很乱。要保证每层都要在统一，我的做法就是拷贝复制再改变层属性再分配网络，保证不夸割。
6.外层1OZ能过1A。内层0.5A。过孔承载电流公式：PAI*过孔D。
7.滤波电容的摆放：大电容和小电容这个我就不罗嗦，为了降低电容等效电感，可以采用多个相同容值电容并连进行滤波

都被写完啦那我就说一点印象最深的 ，就是重要的线 在没办法的情况下一定要跨分割的时候，要加跨接电容 这个电容值是要跟硬件工程师讨论的 不是随便的数值就可以