关于PADS9.0的Send net list和ECO TO PCB导入网表时遇到的问题.

关于pads9.0的Send net list和ECO TO pcb导入网表时总遇到一些问题，例如：1、如果在LOGIC中对某些网络归为一个CLASS并想传导过去PCB中，使用ECO TO PCB 并勾选Compore PCB Decal Assignments,此时，如果不勾选Compare Design Rules则无法将新建的CLASS网络组传导到PCB中，如果选了Compare Design Rules了，虽然能导入CLASS但是Clearance Rules中之前设置好的Default rules就会恢复默认值。请问怎么才能解决这个问题。2、如果在LOGIC中修改了某两个元件之间的引脚连接关系，让后使用Send net list，但是PCB之前存在的连接关系的飞线还是维持旧的，只有在PCB中删除掉那两个元件的PAB封装，然后按Send net list导入，这样才能导入正确的PCB封装及正确的连接关系。 总之就是会遇到感觉不人性化的问题，请问有没有人有这导入方面的注意资料，很想能把握导入的情况，因为电路不断修改，连导入后的变化都无法把握，很烦心。

1，如果要在logic中设置规则，则所有的规则都应该在logic中设置，然后传送到PCB中。
2，修改原理图后，用eco to pcb的命令来操作。

1、为了方便直观操作，在LOGIC中把一些网络归为一个CLASS并命名为DDR_DQ，然后在LAYOUT中给该CLASS DDR_DQ 赋予走线规则（注：并没有在LOGIC中设置规则）；这样归组在LOGIC中操作比较直观。我使用eco to pcb+勾选Compare Design Rules能传导新命名的DDR_DQ，但同时会将之前设置的走线规则恢复为默认值了。看来只能在LAYOUT中分CLASS了谢谢 版主的帮助！

目前业界主流的做法还是在PCB在设定规则。由于原理图工程师不会画板，如果在logic中设置规则只会越搞越乱。