S3C2416连接DDR2，四层板，问题

自己参考别人的设计做了个四层板，简单布局后，对S3C2416连接DDR2的部分尝试了布线，现在有几个问题请教大家，望高手指点。
1.关于阻抗匹配的问题。在设计时没有加端接电阻，个人感觉只要能够控制好传输线的阻抗与源端匹配，是不是就可以解决阻抗匹配的问题？而这个阻抗控制可以通过板的层叠结构来实现，这个在加工pcb的时候是不是可以自己制定阻抗要求？
2.本人能力实在有限，本来只想在顶层和底层走线，保证阻抗连续，但是后来发现实在没有办法，就把地址线和一部分数据线在电源层走线了，这样导致电源层不完整了，是否会影响阻抗连续？
3.关于等长的问题。数据线应该是分组等长的，因为只是尝试布线，仅仅布通了，考虑到后面可能走蛇形线。布线中有一部分数据线换层了，过孔对等长有什么影响？
4.时钟差分问题。实在不明白这个2416的两条时钟线引脚怎么这么远，走差分真感觉有点纠结，而且没办法也换层了，这个有没有什么影响？
本人没什么经验，很多东西感觉距离理想化实在有差距，不知道会不会有问题。但是空间和层数有限啊，BGA扇出把线序理清了真是够麻烦的。对Hyperlynx仿真也是一知半解，找个DDR2的IBIS也找不到。前期仿真的话好像也就是看看阻抗能不能匹配，至于时序好像只能控制等长了，也没什么仿真办法吧。
把PCB上传了，请高手指点。
使用的格式是pads 9.3
担心有些朋友的软件版本低，再传个2007的。


BRD2416.rar
PADS 9.3
BRD2416-PADS2007.rar
PADS 2007

1.关于阻抗匹配的问题。在设计时没有加端接电阻，个人感觉只要能够控制好传输线的阻抗与源端匹配，是不是就可以解决阻抗匹配的问题？而这个阻抗控制可以通过板的层叠结构来实现，这个在加工pcb的时候是不是可以自己制定阻抗要求？
Q1:是，是
2.本人能力实在有限，本来只想在顶层和底层走线，保证阻抗连续，但是后来发现实在没有办法，就把地址线和一部分数据线在电源层走线了，这样导致电源层不完整了，是否会影响阻抗连续？
Q2:是
3.关于等长的问题。数据线应该是分组等长的，因为只是尝试布线，仅仅布通了，考虑到后面可能走蛇形线。布线中有一部分数据线换层了，过孔对等长有什么影响？
Q3:过孔会带来延时，容抗的变化。数据线同一组的过孔数量应该一致。
4.时钟差分问题。实在不明白这个2416的两条时钟线引脚怎么这么远，走差分真感觉有点纠结，而且没办法也换层了，这个有没有什么影响？
Q4:从引脚出来后就要在一起了。引脚是芯片厂商这样做的。你也没办法。

你的DDR旋转90度是否会更好呢？

多谢大师指点。对于第二点，阻抗影响有多大还有过孔对延时造成的影响要怎么确定呢？是要靠仿真吗？

说的有道理，这样地址线和数据线的长度可能更容易做到等长。不过这个DDR2的BGA扇出可能就不大好弄了。很难做到数据线在一个层上。

4层板 3层走线好像没办法做阻抗哦。 做出来不准。 另外 S3C2416 我设计过，这个挂的是DDR2 。要等长才行。不然要出问题。

他这应该两层就能够拉完完线吧

你的数据线基本都要打孔的BGA也还好吧

对的，第三层确实没有办法控制阻抗，四层的话看来只能走顶层和底层了。不过用电源平面做阻抗控制可能相对地平面来说要差一些。

嗯，看来必须得研究研究过孔了。打孔是没办法避免的。DDR2布线指导说尽量不要换层，而且同组信号要做在同一个层上，那就有点难了。还是应该尽量在顶层和底层布线，中间电源平面还是不要破坏的好。

刚发现了个问题，Hyperlynx仿真过孔还是个麻烦，好像还需要额外的license。