第一次LAYOUT的DDR3

没有过3W

对于LZ第一次画的DDR，看的出来基本功很好。可惜功能信号没搞清楚。
稍微说几点，欢迎指正：
1，DQS该走差分，全部走成了单根。
2，CLK的时钟匹配电阻不知道是不是有问题，没见过那样匹配的。
3，VREF走线太细了。最好加粗。
4，地址线的间距最好做到3W。
5，地最好就近打孔。
6，地址线不要穿电阻容器件。
只是粗略的看了下。后来发现层叠都没弄，估计LZ随便画了下。还有的没连接上。

先谢了
本人一直LAYOUT两层板，工作方面没接触DDR相关LAYOUT，故自己学习，希望能有进步的空间
因为主要想LAYOUT DDR的线，叠层没加进去，本打算叠层是 1S 2G 3P 4S
LS提出的意见，我会好好琢磨；
但信号线方面的详细走线技巧和处理方式确实不清楚，目前只知道基本的等长之类
有没有相关的资料可以提供学习
还有就是我那些地址线走那么长会有影响吗？

CPU的数据手册都会提到这些走线规则的。按照规则走。
1、线宽35mil
2、CK,DQS按差分对要求走，线差最好限制10mil。
3、DQ分高低字节，参考DQS做组内等长，线差范围+-150mil；
4、地址线参考CK做等长，线差范围+-300mil；
5、CK与DQS线差+-250mil

地址和控制命令线的菊花链拓扑分支长度太长了。

两颗DDR3换一下位置在往右移,走线会短很多.

谢谢
给位宝贵的意见，会把问题纠正过来，发现问题的继续提，偶需要大神们大力支持与指导

address的线太长了，能改成fly-by的形式的。

我也没划过DDR之类的板子，学习下

学习经验

你这个是pads哪个版本的啊？我9.3的都打不开

楼主不赖啊，俺菜。来观摩下

楼主有一点基础，学起来应该比较容易上手

楼主，能降下版本吗？可怜的人打不开哦！