一种基于MCU+FPGA的LED大屏幕控制系统的设计

　　图1  系统总体结构框图

　　2  LED显示屏基本工作原理

　　对大屏幕LED显示屏来说，列显示数据通常采用的是串行传输方式，行采用1/16的扫描方式。图2为16×32点阵屏单元模块的基本结构，列驱动电路采用4个74HC595级联而成。在移位脉冲SRCLK的作用下，串行数据从74HC595的数据端口SER一位一位地输入，当一行的所有32列数据传送完后，输出锁存信号RCLK并选通行信号Y0，则第1行的各列数据就可按要求显示。按同样的方法显示其余各行，当16行数据扫描一遍（即完成一个周期）后，再从第1行开始下一个周期的扫描。只要扫描的周期小于20 ms，显示屏就不闪烁。

　　图2  16×32点阵屏基本结构

　　256×1024大屏幕显示屏由16×32个的16×32点阵屏级联而成。为了缩短控制系统到屏体的信号传输时间，将显示数据分为16个区，每个区由16×1024点阵组成，每行数据为1024/8=128字节，显示屏的像素信号由LED显示屏的右侧向左侧传输移位，把16个分区的数据存在同一块存储器。一屏的显示数据为32 KB，要准确读出16个分区的数据，其存储器的读地址由16位组成，由于数据只有32 KB，因此最高可置为0。其余15位地址从高到低依次为：行地址（4位）、列地址（7位）、分区地址（4位）。4位分区地址的译码信号（Y0～Y15）作为锁存器的锁存脉冲，在16个读地址发生周期内，依次将第1～16分区的第1字节数据锁存到相应的锁存器，然后在移位锁存信号上升沿将该16字节数据同时锁存入16个8位并转串移位寄存器组中。在下一个16个读地址发生时钟周期，一方面，并转串移位寄存器将8位数据移位串行输出，移位时钟为读地址发生时钟的二分频；另一方面，依次将16个分区的第2字节数据读出并锁入相应的锁存器，按照这种规律将所有分区的第一行数据依次全部读出后，在数据有效脉冲信号的上升沿将所有串行移位数据输出，驱动LED显示。接下来，移位输出第2行的数据，在此期间第1行保持显示；第2行全部移入后，驱动第2行显示，同时移入第3行……按照这种各分区分行扫描的方式完成整个LED大屏幕的扫描显示。 [p]

　　3  基于FPGA显示屏控制器的设计

　　3.1  FPGA控制模块总体方案

　　如图3所示，FPGA控制模块主要由单片机与FPGA接口及数据读写模块、读地址发生器、译码器、行地址发生器、数据锁存器组、移位寄存器组、脉冲发生器等模块组成。

　　图3  FPGA控制模块总体结构框图

　　读地址发生器主要产生读地址信号，地址信号送往 MCU 　　MCU Microcontroller(微控制器)又可简称MCU 或μ C,也有人称为单芯片微控制器(Single Chip Microcontroller),将ROM、RAM、 CPU、I/O 集合在同一个芯片中,为不同的应用场合做不同组合控制.微控制器在经过这几年不断地研究,发展,历经4 位,8 位, 到现在的16 位及32 位,甚至64 位.经过20多年的发展，其成本越来越低，而性能越来越强大，这使其应用已经无处不在，遍及各个领域。 接口及数据读写模块，读取外部SRAM1或SRAM2中已处理好的LED显示屏数据，并把数据按分区方式送到数据锁存器组锁存。锁存器输出16分区数据，通过移位寄存器组实现并串转换得到显示屏所需要的串行数据，并送往LED显示屏列驱动电路。脉冲发生器为各模块提供相应的同步时钟，行地址发生器产生相应的行信号送往显示屏的行驱动电路。

　　3.2  单片机与FPGA接口及数据读写模块

　　单片机与FPGA接口及数据读写模块结构如图4所示。单片机从EEPROM中读取数据并根据显示要求进行处理后，通过接口及数据读写模块把数据送往数据 缓冲器 　　缓冲器是种保持加、卸试验力平稳，或减缓试样断裂时冲击的装置。它可以弥补不同数据处理速率速度差距，也可以起到缓冲避震作用，及起到实现数据传送同步的作用等。它涉及的领域非常广泛，有电信设备、数控处理、生化科技、系统安全等。它在不同的领域有着不同的名称，其中常见的有寄存缓冲器、汽车弹簧缓冲器（缓冲胶）、电梯缓冲器等。它分常用缓冲器（常说缓冲器）和三态缓冲器。 SRAM1或SRAM2。为提高数据的传输速度，保证显示效果的连续性，在系统中采用双体切换技术来完成数据存储过程。也就是说，采用双SRAM存储结构，两套完全独立的读、写地址线和 数据线 　　数据线就是连接移动设备和电脑达到传送铃声、图片等数字类信息文件的通路工具。现在随着电子行业日新月异的发展，数据线已经成为了我们生活中不可获缺的部分。 轮流切换进行读写。工作时，FPGA在一个特定的时间只从两块SRAM中的一块读取显示的数据进行显示，同时另外一块SRAM与MCU进行数据交换。MCU会写入新的数据，依次交替工作，可实现左移、上移、双屏等显示模式。如果显示的内容不改变，即一块SRAM里的数据不变时，MCU不需要给另外一块SRAM写数据。

　　图4  单片机与FPGA接口及数据读写模块结构框图

　　图5  数据读写状态转换图 [p]

　　该模块采用VHDL有限状态机来实现，整个控制分为4个状态，其状态转换图如图5所示。其工作过程如下：系统开机进入初始状态ST0，单片机的写入使能端E为低电平，单片机从EEPROM中读取数据并把数据写入到SRAM1，同时FPGA读取SRAM2中的数据；当单片机数据写完一屏数据后E变为高电平，当FPGA从SRAM2中读完数据、结束信号READ_END为低电平时，进入ST1状态。

　　在ST1状态下，若没有新的数据写入则E保持高电平，FPGA读取SRAM1的数据，为静态显示；只有当单片机的读入控制信号E为低电平且READ_END为低电平时，进入ST2状态。在ST2状态下，单片机把数据写入SRAM2，同时FPGA读取SRAM1的数据，单片机数据写完后E变为高电平，当FPGA一屏数据读完后READ_END为低电平，进入ST3状态。在ST3状态下，如果没有新数据写入E为高电平，FPGA读取SRAM2中的数据。当单片机有新的数据写入时E变为低电平，当FPGA一屏数据读完后READ_END为低电平时，重新进入ST0状态。通过这种周而复始的交替工作完成数据的写入与读取，其端口程序如下：

　　ENTITY WRITEREAD_SEL IS

　　PORT（

　　REST:IN STD_LOGIC;

　　CLK:IN STD_LOGIC;

　　E:IN STD_LOGIC; 勃驳テ机写入标记

　　WR:IN STD_LOGIC;勃驳テ机写控制信号

　　ADDR_WR:IN STD_LOGIC_VECTOR（15 DOWNTO 0）；勃驳テ机写地址信号

　　ADDR_RD:IN STD_LOGIC_VECTOR（15 DOWNTO 0）；勃捕恋刂沸藕

　　DIN:IN STD_LOGIC_VECTOR（7 DOWNTO 0）；勃驳テ机写入数据

　　READ_END:IN STD_LOGIC;勃捕烈黄潦据结束标记

　　D1,D2:BUFFER STD_LOGIC_VECTOR（7 DOWNTO 0）；勃睸RAM数据

　　AD1,AD2:OUT STD_LOGIC_VECTOR（15 DOWNTO 0）；勃睸RAM地址

　　WR1,WR2:OUT STD_LOGIC;勃睸RAM的写控制信号

　　OE1,OE2:OUT STD_LOGIC; 勃睸RAM的读控制信号

　　DOUT:OUT STD_LOGIC_VECTOR（7 DOWNTO 0））；勃彩涑鍪据

　　END ENTITY WRITEREAD_SEL;

　　3.3  读地址发生器

　　读地址发生器主要产生外部缓存器SRAM1（SRAM2）的读地址信号，使系统能正确地从存储器中读取相应的显示数据。其地址最高位为0，其余地址分别为行地址（hang[30]）、列地址（lie[60]）、分区地址（qu[30]）15位有效地址信号。在16个脉冲周期内读出在SRAM1（SRAM2）中的16字节数据，其部分VHDL源程序如下：

　　ENTITY addressIS

　　PORT（

　　RDCLK:IN STD_LOGIC;勃捕恋刂肥敝有藕

　　CLR,ADDR_EN:IN STD_LOGIC;勃睬辶慵笆鼓芸刂菩藕

　　READ_END:OUT STD_LOGIC;勃惨黄潦据读完信号

　　ADDR_RD:OUT STD_LOGIC_VECTOR（15 DOWNTO 0））；勃膊生的读地址信号

　　END ENTITY address; [p]

　　3.4  译码器

　　译码器模块主要是产生16路的分区信号（低电平有效）分别控制16个锁存器，把16个分区的显示数据分别锁存在相应的锁存器中。

　　3.5  数据锁存器组及移位寄存器组模块

　　数据锁存器组模块由16个8位锁存器组成锁存器组，锁存16个分区的数据。移位寄存器组模块由16个8位移位寄存器组成，把各路锁存器中8位并行数据转换成同时输出的16路串行数据，驱动LED显示屏，实现数据的并串转换。

　　其生成的元件符号如图6所示。其中，DATA_IN[70]为每个分区的8位并行数据输入，SCLK为移位时钟，CLR为清零信号，LOAD为数据锁存信号，CS[150]为16分区的输入信号（接译码器的输出），DATA_OUT[150]为16路的串行数据输出。

　　图6  并串转换元件符号图

　　3.6  脉冲发生器

　　系统采用1/16的扫描方式，把数据分为16分区，16分区数据同时传送。假设刷新的频率为60 Hz（即周期为16.67 ms），每一行显示的时间约为16.67 ms/16=1.04 ms。每行有1024位，则移位脉冲周期为1.04/1024=102 μs，即移位频率为0.983 MHz以上才能满足要求。由于移位脉冲是数据读取模块时钟的2分频，因此系统的时钟至少1.97 MHz以上，本系统采用50 MHz时钟源。其时序图如图7所示。

图7  时钟产生时序图
 

　　其中，RDCLK为FPGA读取数据时钟；SCLK是串行输出的移位时钟，是RDCLK的2分频；LOAD是数据锁存信号，每次读完16个分区中的某个字节数据DATA后产生锁存信号，数据锁存在数据锁存器组中，其时钟是RDCLK的16分频。

　　4  FPGA控制模块的仿真测试

　　在QuartusII 5.1中建立一个工程，并建立原理图文件，把单片机与FPGA接口及数据读写模块、读地址发生器、译码器、行地址发生器、数据锁存器、移位寄存器、脉冲发生器等单元模块所生的模块元件符号连接起来，构成总控制模块逻辑图并对其功能仿真。仿真结果如图8所示，从存储器中读取16字节数据，经并串转换输出16路的串行数据。从波形图分析，功能正确，且各输出端口信号均符合时序要求。

　　图8  FPGA控制模块仿真图

　　5 结语

　　FPGA是在线可编程芯片，可以根据不同的用户要求进行不同的编程， 缩短了系统的开发周期并节约了硬件的开发成本。本文以FPGA为主芯片，较完整地设计了大屏幕LED单色图文显示屏控制系统。随着LED显示屏技术的发展，FPGA与ARM或DSP 等芯片的组合，必将在双色显示屏和彩色显示屏领域获得广泛的应用。