小生的DDR3作品，请小神拍砖

兄弟设置这么高的权限，差点都下载不了了呀！这应该是全志A31的PCB吧！DDR3是FBGA96,

我看应该也A31的方案

厉害。

数据组同组同层且过孔保持一致。

3W是过了

间距8MIL，要不串扰大，但是这个板频率跑不了很高，希望各位指出哪里不足！

数据组同组同层且过孔保持一致。自己检查一下。

可以把完整的PCB文件上传上来吗？大伙肯定很期待的

这位兄台，愚弟我有点不解，请详细指出，谢谢！

根据国家法律第X章第X条保密条例，抱歉

噢，是高8位和DQS1这对差分应该同一层对吧，以此类推！

个人看法啊，供参考：
1、数据组每组11根线：8根数据线、一对DQS差分、一根DM。每组的11根线应同层，且过孔数量一致。这个没做到。问题很严重。
2、时钟、地址和控制命令线是T型拓扑，建议看一下主芯片手册的要求，两片DDR的话T型应该问题不大，但是如果手册上要求fly-by，还是走fly-by的好。
3、地址和控制命令线没有端接，还是图不完整我没看到？
4、有没有计算过阻抗？

谢谢，真的很感谢！
1.同组同层明白了，再弱弱问下，会出现什么严重情况
2.规格书是要求的T拓扑，这个芯片个人觉得也比较适合T，走FLY-BY比较困难！阻抗可以达到的！

DDR的数据线是要求同组内3W，组和组之间5W的，组和组之间会有静态串扰，这个可以多找找DDR的布线资料，都有讲数据线分组的处理。
速率上不去，无非是布线拓扑、阻抗控制、等长、3W、端接、电源的处理、参考平面的处理这些方面，逐一排除呗。