DDR3布局及走线

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RT，下图是我师兄的一个DDR3练习文件，想请教下大侠，这种布局及走线有哪些地方不合理，需要优化的。欢迎大家指导
board_2.rar

版本太高，開不了...

不好意思啊，我转个07版的
board_ddr3.rar

没有大侠指导啊

现在回答算不算晚？
问题有以下几条：
1，你这个是DDR3，照说是不要走成T型结构的，应该采取菊花链
2，数据组该同层的没有做同层
3，电源滤波的那个小电容应该尽量靠近管脚
4，走线空间还是蛮大的，尽量要满足3W间距

说的好

学习下了

恩，谢5楼指点，不过对于第二点我有点自己看法，他这个数据线无法实现分组同层哈。扇出就只能这样了

学习@1

新手盲听一下DDR！灌点耳音！

请问大侠走DDR的线有什么根据吗请传授点经验因为最近在学习BGA的板子真是不知道像DDR这样的线怎么走、、、、、、

走菊花链，线间距保证有3W,，数据线8位同层

那走线的时候要求同组数据的线走的等长吗？

好像同组同层比较难啊，

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