谁能教我学布layout DDR/DDR2板？

自家的沙发自己还是先坐一下吧！

只能支持下，我太水了

我理解你现在的心情。我给你说下我的经验：
自己首先要有高速信号布线的经验，你至少需要掌握：
参考平面的理解，阻抗线的理解，用polar计算。蛇形线的走法（注意串扰，遵循3W原则）。走线拓扑结构的认识理解。跨平面尽量避免，那会让你死的很惨。DDR2/3的datasheet仔细阅读，主要看layout guide部分。还要懂一点ddr时序，对处理时钟，数据，地址的长度会有很好的理解和帮助。
然后把PADS 软件中如何 pinpair等长弄清楚，这个很重要，后面设计中要大量运用，比如两片DDR的，如何实现到每片DDR的pinpair等长。针对等长等问题理解并熟练运用class 和group的设置。对几组差分如何实现等长，要会操作。 PINpair等长，差分对等长，两根线长要控制在5mil之内。
我用了半年时间，才基本弄清楚。画了2块4片DDR2和DDR3的，现在还在学习中！

补充一点：终端电阻的位置摆放也是有讲究的，靠近主芯片还是DDR，是在走线中间，还是放在走线的延长线上。仔细理解终端电阻的意义。

首先是要有一定的高速信号线的走线和布局经验，其次知道各种存储芯片的工作原理，至少是过程，工作的频率是多少，这个对后面的做等长很有帮助，不同频率的芯片走蛇形线做等长的范围不同，还有就是要懂得使用什么的拓扑结构，一般来说除了DDRIII多片存储器相连的都是使用远端分支，就是像T一样的。

学习中

顶一下！

我也很想学高速这一块的，可是现在的工作无法接触到，画的板子都比较简单，想换份工作，可没有相关的经验没有公司愿意要，只能到处看点相关的资料，进步很慢，苦恼！

你的DDR速度有多快，我们经常LAYOUT 类似的东西，我们时钟速度是396M

时钟线与地址线等唱，线间距超过三倍线宽，同组的数据线与数据控制线等长，各组数据线间长度不要超过1000MIL

这是两颗DDR2的LAYOUT 的走线方法

去年论坛举行了两次关于DDR的PCB设计培训,论坛有很多朋友都参加了.
在论坛上也有关于DDR的资料,可以搜索一下．
我周末会在深圳宝安福永，如果你有时间，可以来找我一起交流．

请问JIMMY我在福永这边工作，现在在学这样的高速板设计，并有一个项目要修改，请问你怎么联系到你？
QQ:1430874248

同样的苦恼·····想学高速设计，天天画两层。太没难度了，四层都不会，悲剧中。没有接触过等长，没有接触过差分。没有接触过DDR。悲催。还画了差不多一年半的板子。