PADS LOGIC的检查问题？

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pads LOGIC画完原理图后能不能像LAYOUT那样检查错误？如果有怎样操作呢？

貌似好像木有啊？

那你是怎样检查原理图的？

生成网络表，或者直接导进PCB

大哥，这是意思？
导入PCB如果是错了怎样查呢？

其实，logic是由这个功能的。你直接导网表或者导到PCB时，他会有一个文件显示你的原理图信息，如果你的原理图存在问题，都会在里面提示出来。比如单网络连接的net或是元件等等--

楼上正解

logic 中低级的错误，软件已不允许你做。其它的错误在传到pads 中会有提示。如6楼所述

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