DDR等长走线问题

DQS:数据选通信号，DQS 是DDR中的重要功能，它的功能主要用来在一个时钟周期内准确的区分出每个传输周期，并便于接收方准确接收数据。每一颗芯片都有一个DQS 信号线，它是双向的，在写入时它用来传送由北桥发来的DQS 信号，读取时，则由芯片生成DQS 向北桥发送。完全可以说，它就是数据的同步信号。
DM(DQM):数据掩码信号.
所有的信号线(包括数据,地址,控制线)都要跟时钟线等长.
误差+/- 50mil

谢谢你的讲解，好人。

学习学习

谢谢讲解
！

来学习的，

不一定吧。我公司有的2层PCB的DDR2走线是2 2 包地。

学习

学习学习，谢谢

学习了

应该是DQS要和DQ等长，地址线和控制线要和时钟信号等长吧，但是二者之间的差距不要太大！

发觉对DDR等长的做法都不一样，以前我也是把所有的线等长，那个苦啊！后面接触一个做IC的原厂客户，他要求，D0-D7,DQS,DM组内等长，剩下的如地址，时钟，控制等长。那4组数据线不要相差太大，和地址，时钟就没要求。我一直按照这种要求去做。最近做的DDR3，时钟跑400M。4组数据线都在1000MIL左右，但地址，时钟到两个DDR的等长就是一个是1700MIL，一个是1900MIL。也跑得好好的。处理过4个DDR2，双CS的，就跟同CS的两个DDR进行等长，两个不同CS的DDR也没要求。（比如U1,U2是共CS0；U3,U4是共CS1，那就U1和U2为一整体等长，U3和U4为一整体等长，它两整体就不需要等长)我就是这样处理的，表达得不好，希望不要见怪！

主要是要看是什么主芯片。
每个厂家的芯片对等长要求都不一样。
如果全部做等长的话，是最保险的做法。

很少保证所有信号线都与时钟等长吧
1、数据线4组，组内等长（包括DQS DQM）,组与组之间不要差别太大，最好也等长；
2、地址、控制、命令、时钟等长。
目前是这么做的。