用LOGIC打开ORCAD原理图同步到PCB时出现的问题

今天用Orcad画好原理图后,导出pads_LAYOUT 网表文件ASC.用LAYOUT导入网表文件后保存为:1.pcb
然后再用LOGIC导入画好的DSN文件.点ECO TO PCB同步到现理图上,这时再把PCB文件另存为: 2.PCB
对比两个PCB文件Compare/ECO
*PADS-ECO-V9.1-METRIC*
*REMARK*old file: C:PADS Projectsecogtmp0.asc
*REMARK*new file: C:PADS Projectsecogtmp1.asc
*REMARK*created by ECOGEN (Version 6.4v) on 2011-12-27 15:40:31
PART DIFFERENCES
----------------
OLD DESIGN NEW DESIGN
Ref-des Part-typeecal Ref-des Part-typeecal
NET DIFFERENCES
----------------
OLD DESIGN NEW DESIGN
AB0_DDR3 AB0_DDR2
AB10_DDR3 AB10_DDR2
AB11_DDR3 AB11_DDR2
AB12_DDR3 AB12_DDR2
AB1_DDR3 AB1_DDR2
AB2_DDR3 AB2_DDR2
AB3_DDR3 AB3_DDR2
AB4_DDR3 AB4_DDR2
AB5_DDR3 AB5_DDR2
AB6_DDR3 AB6_DDR2
AB7_DDR3 AB7_DDR2
AB8_DDR3 AB8_DDR2
AB9_DDR3 AB9_DDR2
SWAPPED GATE DIFFERENCES
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OLD DESIGN NEW DESIGN
SWAPPED PIN DIFFERENCES
------------------------
OLD DESIGN NEW DESIGN
UNMATCHED NET PINS IN OLD DESIGN
--------------------------------
UNMATCHED NET PINS IN NEW DESIGN
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AB0_DDR2 RN1.1
AB10_DDR2 RN3.3
AB11_DDR2 RN3.4
AB12_DDR2 R16.1
AB1_DDR2 RN1.2
AB2_DDR2 RN1.3
AB3_DDR2 RN1.4
AB4_DDR2 RN2.1
AB5_DDR2 RN2.2
AB6_DDR2 RN2.3
AB7_DDR2 RN2.4
AB8_DDR2 RN3.1
AB9_DDR2 RN3.2
ATTRIBUTE DIFFERENCES
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Attribute Level [ OLD DESIGN Parent -> NEW DESIGN Parent ]
Attribute Name Old Value New Value
注意到没有, PCB网络以发生变化,
由于pads logic不允许同一网络有多个网络名，而orcad caprute cis 允许同一网络有多个别名，故pads logci在打开dsn文件时对其网络名的识别会有问题。他会将 同一张sheet中 连接在一起的多个网络别名只用其中一种来表示，其余别名全部丢失。如果其他sheet页中还有该网络，那一页的网络名将是这些网络别名中的另一个。而在由dsn打开的logic文件中，这些幸存的网络别名间竟不是同一个网络（因为人家是以 名称 识别的），与layout对应时所有网络别名中也只有1个可以与layout中的网络名对应，其余全部丢失。不过由于是从orcad直接生成网表画出pcb，这些网络别名在pcb上实际是连在一起的，即pcb不会有问题。
知道这些后，可以放心，orcad + pads layout不会出问题。pads logic最多只能用来参考，logic 与layout相映射方便大部分对应查阅功能，但不能百分百信赖之。比如上面的多网络别名的情况。
想用LOGIC同步PCB的朋友使用该功能要注意了哦, 最好同步前将文件跟之前ORCAD网表文件对比下.确认设计的完整性.