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在pads logic中怎么检查错误？

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请问在pads logic中怎么检查错误？就像在Orcad中做DRC检查一样，检查原理图的错误或者网表的错误、、

不用检查。logic画图不允许错误存在，有错误就不会让你进行下去的。

明白喽
很好！

明白了

还是没OrCAD好用，放心！

用了logic 几天，感觉很多设置很麻烦，还有封装啊、库啊、一大堆，导出网表还一堆错误，要去排除还要花很多时间。以前用ORCAD整原理图半天就搞定，用logic用两天还没有搞好

好啊

来学习的..

习惯了就好

都没有说到重点

你好，是怎么排除问题的啦，在下是新手，就是单独一个连接线画好之后都不能删掉

可以删呀，你先选中菜单栏里的删除图标(红色XX)，再用鼠标点击你要删除的线就可以删除了呀！

ORCAD好用吗？

是不是自己不熟额。

学习了。多谢。

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