基于平台的FPGA显示设计方案可节省系统成本

　　如今数字显示设备中引起成本变化的主要因素是显示屏。在设计阶段，不断推进基于平台的显示设计的决策可以大大减少采购成本。如果能支持多种显示屏尺寸，原始设备制造商(OEM)能从一个供应商那里得到较大的折扣。为了支持多种显示屏供应商的规范，OEM可以创建竞争形势以得到较低的价格。这两种方案节省的开支大于由于需要额外的器件而引起价格的上升，例如能实现基于平台设计的FPGA。此外，多个供应商的支持降低了连续供给的风险。

基于平台的显示设计的一些考虑

　　为了采用基于平台的方法获取最佳的成本节省和灵活性，系统设计者为系统挑选器件时须遵循下列准则：不同地方的对图形处理器的要求不同，可编程特性支持全球的多种标准和格式，加速终端产品的上市；整个系统I/O接口和控制逻辑集成支持现有的设计/ASSP芯片组桥接功能，诸如802.11a或者HiperLAN2和用户定制的接口逻辑；现场可重编程支持不断变化的标准和不断更新的图像处理算法。

图1：可重构FPGA支持多种屏尺寸、I/O标准和改变图像处理算法。

　　先进的FPGA能满足所有这些要求，提供灵活的解决方案。最有效的FPGA解决方案是那些在显示设计中用于图像处理、存储器控制和I/O支持的，能提供综合的、基于可重编程平台的解决方案。

带有嵌入DSP解决方案的FPGA

　　系统设计的关键在于CPU/软件、ASIC、ASSP和FPGA解决方案的平衡，决定基于平台的显示设计中可编程解决方案对哪一种功能是最佳的。通常选择可编程器件时，需要对下面的三种电路的要求进行评估：

1.低摆幅差分信令(RSDS)和低电压差分信令(LVDS)支持屏接口；

2.DDR SDRAM支持图像处理存储器；

3.用于图像处理功能的DSP功能和性能。

　　图1中列出了满足这些要求的FPGA解决方案。输入至FPGA的是图像处理芯片和其它的ASSP，诸如无线以太网。输出包含屏驱动电路和显示定时发生器。此外，图中间的FPGA块实现图像处理功能，支持多种厂商的屏、尺寸和地区要求。

　　在输入部分，FPGA帮助设计者桥接ASSP功能至图形处理器或系统处理器。桥接的例子包括无线以太网(802.11a/g，HiperLAN2)和用户接口控制逻辑。下一代的显示设备和投影仪或许通过802.11a或HiperLAN2支持无线以太网。此外，定制的用户接口逻辑可以使开发商的显示产品与竞争商的形成差异化。两种功能均用一个FPGA解决方案来桥接或控制。

　　对于图像处理部分，FPGA提供缩放、屏幕高宽比的转换、色彩空间转换、降噪和其它的视频帧DSP功能，以支持多种不同尺寸的显示屏和多家厂商。这些图像处理算法可以是专有的，诸如轮廓的清晰度增强，这样由于算法的不断改进可以形成产品的差异化。

　　有嵌入式DSP的FPGA能容易地进行图像处理的重复编程。一些低于10美元含有嵌入式DSP的FPGA支持3000MMAC，每MMAC小于0.3美分，这对于图像处理功能来说能节省成本。有嵌入式DSP功能的FPGA含有几个乘法模块，而一些FPGA也有嵌入的加法器、减法器和累加器，大大增强了图像处理功能。虽然低成本FPGA工作在小于300MHz系统时钟频率，通过片上的多个DSP模块并行执行多个DSP功能可以达到高的DSP吞吐率(3000MMAC)。

　　另外，FPGA可以为DDR SRAM图像处理帧缓冲器提供存储器控制和接口。DDR存储器在系统时钟的上升沿和下降沿读写数据，相对于传统的SDR(单数据率)，在相同的时钟速率情况下，采用DDR有着双倍的吞吐量。DDR SDRAM通常用于帧缓冲存储器，需要用于图像处理的大量低成本、快速的存储器。

表1：RSDS和LVDS的电气特性。

　　DDR SDRAM器件的DM数据屏蔽功能用来简化图形显示应用的数据处理。取代执行读、修改、写周期以改变宽字中的一部分，屏蔽的写周期和DM屏蔽信号一起用来使能和禁止在宽字内个别字节的写。因为单个写周期取代了读、修改、写周期，对系统性能的提高是显而易见的。写屏蔽简化了在一个数据块中改变所选择的位，增加了显示色彩管理任务的性能。

　　在较低的时钟速度，100MHz以下，采用通用I/O和逻辑的FPGA实现DDR存储器接口很容易。然而在较高的频率下，要求FPGA有专有电路，能可靠地与DDR存储器接口。这些专有电路包含特别的布线和用于DQS选通的基于DLL的相移，DQ数据有效电路通知存储器读猝发的起始。当DQS选通退出和再次进入三态时，前同步和后同步检测器正确地处理DQS的选通，片上终端电路提供最大的信号完整性。不是所有的FPGA都有这些专有电路，实现高速DDR存储器的接口成本和复杂性变化相当大，这取决于FPGA系列的规范。

　　存储器读周期时，存储器驱动边沿对齐的DQ数据和DQS选通信号。允许FPGA用选通信号获取数据，选通信号必须准确地相对数据相移90度，然后同时捕获所有的数据位。因为DQS选通信号不是自由选择路径的信号，FPGA里可以使用主从DLL方法，主DLL锁存至系统时钟，然后控制将选通信号精确地相移90度的从延时线。

　　信号从FPGA到存储器再返回FPGA，电路板上的延时通常是未知的，且随着温度和电压而变化。因此，从发出一个存储器读命令到有效的数据到达FPGA的时间是不确定的。FPGA里的DQ数据有效电路可以用来监控DQS选通和发出读脉冲开始信号，启动有效数据。通常这要求一些检测手段，在读脉冲前同步开始时检测选通信号从三态到激活的变化。

　　因为DDR存储器使用SSTL和HSTL的电气接口，它们并行地终止到一半电压，所以处于三态的信号总是浮动到输入缓冲器的域值电压。这会导致DQ数据和DQS选通信号的寄生振荡，除非有专门的电路来阻止这种行为。FPGA含有双域值输入缓冲器和最小脉冲宽度检测器，用来阻止读前同步之前和读后同步之后的DQS选通振荡。

　　DDR SRAM和SDRAM器件用于各种单端和差分SSTL和HSTL电气信号的组合。这些存储器的时钟输入是差分的，因此FPGA输出驱动器必须使正负信号间的偏斜最小。同样，为了确保在存储器接口上最大的信号完整性，具有的串行和并行终结能力的FPGA应该用来驱动和接受构成接口的各种信号。

　　当前新一代的DDR存储器系统使用静态并行终结，或者在电路板上或者在存储器控制器芯片内。为了达到较高的速度，同时在相同的时间减少系统终端功耗，在存储器和控制器里，新一代DDR2使用可开关的并行终端，以及控制输出阻抗驱动器。针对DDR2应用的FPGA包括这些功能。

　　对于输出部分，FPGA通过LVDS或者新出现的RSDS标准实现图像处理与屏驱动电路的接口。LVDS和RSDS是低噪声、低功耗、低振幅差分信号，用于在铜线上发送高速、每秒吉比特的数据传输信号。RSDS有着比标准LVDS更低的电压摆幅和输出驱动电流，以致有较低的EMI和功耗，如表1所示。

本文小结

　　选择支持诸如LVDS和RSDS的FPGA就能把屏驱动电路放入FPGA。此外，系统设计者期望FPGA制造商提供知识产权核和容易使用的设计工具，以便进一步降低成本和加速产品上市时间。LatticeECP-DSP FPGA系列支持多种需求，包括RSDS、LVDS、DDR和DSP，而且可编程逻辑可支持多种显示标准和格式。另外，由于支持多种DSP知识产权核与Matlab Simulink，也使得设计更加便利。