一种新型的交流电源信号发生器的设计

摘要：介绍了交流电源信号发生器的基本原理，阐述了国内外有关交流电源信号发生器设计的基本方法，基于可编程逻辑器件(CPLD)设计实现了交流电源信号发生器，并给出了仿真及实验波形。
关键词：可编程逻辑器件；交流电源；信号发生器

交流电源是把输入电源变换成在电压、电流、频率、波形以及在稳定性、可靠性等方面符合要求的电能供给负载的电源变换器。输入电源多为单相或三相交流，输出量仍是交流电，含稳压、稳流、稳频、不间断供电等类型。在惯性测量系统中，交流电源广泛用于陀螺仪表转子电源、传感器激励、频标、电磁悬浮激励等，是保障系统性能的基础电路。
交流电源信号发生器产生交流电源基准信号，本文将针对某惯性平台交流电源系统提出一种新型的信号发生器设计方案。

1 交流电源信号发生器指标要求
交流电源一般由信号发生器、波形变换器、功率放大器、稳幅回路组成，电路结构方框图如图1所示。

交流电源信号发生器是交流电源的核心部分，产生交流电源工作所需信号波形。针对某惯性平台交流电源系统，需要产生以下信号：
信号1：频率256 kHz，占空比50％，5 VTTL信号；
信号2：频率16kHz，占空比50％，5VTTL信号；
信号3：频率8kHz，占空比50％，5VTTL信号；
信号4：频率4kHz，占空比50％，5 VTTL信号；
信号5：频率2kHz，占空比50％，5VTTL信号；
信号6～信号8：频率1 kHz，占空比50％，5 VTTL信号，相位差120°；
频率稳定度：1／106；
频率精度：1／103。

2 基于CPLD的交流电源信号发生器电路设计
2．1 常规信号发生电路设计方法
常规的信号发生电路设计方法有振荡器加整形方式、单片微处理器软件编程、晶振加锁相式频率合成技术(PLL)等若干种方法。
振荡方式(例如文式振荡桥电路)是最为常见的一种信号产生方式，对于LC和RC信号产生器，适当地设计频率选择电路中的电感、电容或电阻的数值，信号产生器就可方便的产生所要求工作频率的信号，但该方式电路的频率稳定性不高，通常仅为10-3量级；
单片微处理器软件编程方式可以大大简化电路结构，减少系统功耗、制作成本和调试时间，灵活性高，但该方式输出信号的频率较低，输出信号频率的调整精度也较低；
晶振作激励应用锁相式频率合成技术，使信号输出达到了晶振的频率稳定度，具有较宽的频率可调范围，但电路复杂，实现难度较大。
常规的交流信号发生电路要么电路简易，但精度难以达到要求；要么精度较高，电路较复杂，难以在电路结构和性能指标方面达到最优。基于复杂可编程逻辑电路(CPLD)的陀螺信号发生电路较好的解决了上述问题，有源晶振作为激励，采用软件编程实现了硬件功能，具有电路简单、精度及温漂取决于晶振质量、可靠性较高、易移植等优势。
2．2 基于CPLD的交流电源信号发生器的实现
(1) CPLD简介及其设计流程
可编程逻辑器件随着微电子制造工艺的发展取得了长足的进步。从早期的只能存储少量数据，完成简单逻辑功能的可编程只读存储器(PROM)、紫外线可擦除只读存储器(EPROM)和电可擦除只读存储器(E2PROM)，发展到能完成中大规模的数字逻辑功能的可编程阵列逻辑(PAL)和通用阵列逻辑(GAL)，今天已经发展成为可以完成超大规模的复杂组合逻辑与时序逻辑的复杂可编程逻辑器件(CPLD)和现场可编程逻辑器件(FPGA)。随着工艺技术的发展，新一代的FPGA将集成中央处理器(CPU)或数字处理器(DSP)内核，为实现片上可编程系统(SOPC)提供强大硬件支持。
本文采用Altera公司MAX7000系列EPM7128STI100，它有128个逻辑单片(LE)、5VTTL I／O电平标准、84个I／O、TOFP-100封装，采用Quar tus II软件进行设计输入、综合、布局布线、仿真、编程和配置，采用707厂J-ZPB-26-16．384M-5型16．384MHz军品级晶振作为时序基准，芯片背板大面积“覆地”，芯片电源脚和地之间并联0．1μF／0603高频去耦电容，硬件框图如图2所示。

[p]
(2)应用CPLD设计交流电源信号发生器
基于CPLD设计交流电源信号发生器，采用有源晶振16．384 MHz作为频率参考，设计分频器进行32分频，分频信号通过计数器再2分频同时占空比调整为50％，即可得到256 kHz信号1输出；信号1通过计数器再16分频，即可得到16 kHz信号2输出；信号2通过计数器再2分频，即可得到8 kHz信号3输出；同样的道理可以得到4KHz信号4输出、2 kHz信号5输出。电路实现框图如图3所示。

电路要求1 kHz三相120°输出，需要先得到6kHz频率，后再6次分频每次分频三相有对应的电平输出。基准频率16．384 MHz分频2731次可以得到5．999 kHz，再6分频可到0．9998779 kHz，频率精度理论值为1．2x10-4，电路实现框图如图4所示。

(3)仿真及实验结果
1 kHz、2 kHz和4 kHz实验波形如图5所示，8kHz、16 kHz和256 kHz实验波形如图6所示，三相1kHz波形如图7所示。

从图7可以看出三路输出信号相位相差120°，频率为999．875 Hz频率精度为1．25x 10-4。
[p]
3 解决的关键问题
3．1 防误计数设计
计数器通过检测时钟输入的跳变沿进行计数。初始上电由于电源过冲及时钟输入毛刺等原因，会造成计数器的误计数。为了防止此现象的出现，上电时计数器清零，增强电路的可靠性，电路框图如图8所示。

，其中时间常数τ=RC。
上电后电容端电压变化曲线如图9所示。

电容端电压经整形电路可以得到计数器清零控制信号，图9中UIH(min)=2．0 V是后端整形电路输入高电平门限电压(TTL标准)，电压从0升高到UIH(min)所用的时间为，则UIH(min)=2．0V

整形后低电平持续时间T1=t1。需要注意的是设计阻容时为满足时序，要求T1≤T2，T2是晶振的振荡周期。
3．2 三相信号设计
信号1～信号5为晶振频率基准16．384 MHz的整数倍，分频占空比调整信号频点理论误差为0，信号6～信号8要求1kHz相差120°输出。1个周期T为360°细分6段每段为60°，以60°为间隔三相信号输出对应不同的逻辑电平，即可得到120°相差的信号，电路实现原理图如图10所示。

从图10可以看出将品振基准频率16．384MHz进行2371次分频看得到6 kHz作为移相输入频率，移相间隔为1 kHz，在1个计数周期T即6 kHz内，信号6～信号8对应逻辑电平输出见表1。

电路仿真波形如图11所示，实验波形见图7。
3．3 高精度分频器设计
电路信号输出精度要求小于10-3，信号1～信号5均为基准频率的整数倍分频精度均有满足要求，信号6～信号8采用整数倍2731次分频精度可达1．2x10-4，虽也满足指标要求，但在高温和低温情况下随着基准频率的温漂精度出现了临界情况。为了有效解决1 kHz频率精度的问题，需要设计高精度的分频器，设计了2730．5次分频，电路结构框图如图12所示。

从图12可看出将基准频率分频2730．5次得到6．000366 kHz经过相移电路可以得到三相信号频率为1．000061 kHz，频率精度为6．1× 10-5。由上可以看出，设计半整数分频器比整数分频器得到的信号频率精度高出一个数量级，实验证明在高低温情况下，电特性完全满足指标要求。

4 结束语
本电路采用一片CPLD (16×16 mm)实现了2730．5分频器、32分频器、三个16位计数器、一个6分频器、一个逻辑分配器的功能，只占用了该芯片69％的逻辑资源和36％的输入／输出口(I／O口)。
本文详细阐述了交流电源信号发生器的工作原理及其在系统中的功能，介绍了常规的信号发生装置的设计方法，并比较了其优劣势。采用可编程逻辑器件设计了交流电源信号发生器，这种新型方法具有信号输出精度高、抗干扰能力强、体积小、设计修改方便、成本较低等优势，为其他相似电路的设计提供了参考。